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參數(shù)資料
| 型號： | TMPR4956F |
| 廠商： | Toshiba Corporation |
| 英文描述： | 64-bit RISC (Reduced Instruction Set Computer) microprocessor(64位精簡指令集系統(tǒng)計(jì)算機(jī)微處理器) |
| 中文描述： | 64位RISC（精簡指令集計(jì)算機(jī)）微處理器（64位精簡指令集系統(tǒng)計(jì)算機(jī)微處理器） |
| 文件頁數(shù)： | 8/60頁 |
| 文件大?。?/td> | 244K |
| 代理商： | TMPR4956F |
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TOSHIBA
TENTATIVE
TMPR4955/56
20-Oct.-1999
8
4.3.2 CLOCK / CONTROL INTERFACE
PIN NAME
I / O
FUNCTION
MasterClock
I
Master clock
Master clock input that establishes the processor operating frequency.
Set the operational frequency of the System interface
DivMode(1:0) MasterClock PClock
0 41.8MHz/50MHz 167MHz/200MHz
1 66.8MHz/80MHz 167MHz/200MHz
2 83.5MHz/100MHz 167MHz/200MHz
3 55.7MHz/66Mhz 167MHz/200MHz
Timer-Interrupt disable input
0 enable Timer-Interrupt
1 disable Timer-Interrupt
HALT/DOZE mode output
This signal output the status of HALT or DOZE mode. This signal indicates that
the TX4956 is in the HALT or DOZE mode when this signal is “H”.
PLL reset input
A signal to halt the PLL oscillation of the TX4956 built-in clock generator.
0
PLL is halt( no oscillation )
1
PLL is enabled.
Endianess input
Indicates the initial setting of the endian during a reset.
0
Little Endian
1
Big Endian
DivMode(1:0)
I
TintDis
I
HALT/DOZE
O
PLLReset*
I
Endian
I
4.3.3 INTERRUPT INTERFACE
PIN NAME
I / O
FUNCTION
Int(5:0)*
I
Interrupt
Five general processor interrupts, bit-wise ORed with bits 5:0 of the interrupt
register and visible as bits 15:10 of the Cause register.
Non-maskable interrupt
Non-maskable interrupt, ORed with bit 6 of the interrupt register.
NMI*
I
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PDF描述 |
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