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參數(shù)資料
| 型號(hào)： | STP2200ABGA-100 |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 256M X 8, DRAM CONTROLLER, PBGA225 |
| 封裝： | PLASTIC, BGA-225 |
| 文件頁數(shù)： | 6/36頁 |
| 文件大?。?/td> | 433K |
| 代理商： | STP2200ABGA-100 |
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STP2200ABGA
Uniprocessor System Controller
USC
July 1997
TIMING DIAGRAMS
Bus Timings
All data transfers have a dead cycle between them, except for back-to-back single writes from the processor to
a graphics slave device.
The following diagrams show some best-case response timing for the USC.
Figure 5 shows the best-case timing for forwarding a PRequest on address bus 0.
Figure 5. Best-Case PRequest-to-PRequest Timing (ABus0 to ABus0)
Figure 6 shows the best-case timing for sending an SRequest that is triggered by a PRequest.
Figure 6. Best-Case PRequest-to-SRequest Timing (ABus0 to ABus0)
Since the USC is always the master of address bus 1 and no arbitration is ever required on that bus, the time it
takes for the USC to forward a packet from address bus 0 to address bus 1 is faster than between two devices
on address bus 0, as shown in Figure 7.
Figure 7. Best-Case PRequest-to-SRequest Timing (ABus0 to ABus1)
UPA_ADDRBUS0
UPA_SC_REQ0
PReq0
PReq1
PReq0
PReq1
UPA_ADDRBUS0
UPA_SC_REQ0
PReq0
PReq1
SReq0
SReq1
UPA_ADDRBUS0
UPA_ADDRBUS1
PReq0
PReq1
SReq0
SReq1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| STP2210QFP | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Interrupt Controller |
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