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參數(shù)資料
| 型號(hào)： | SAFC165H |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | EMBEDDED C166 WITH USART IOM-2 AND HDLC SUPPORT |
| 中文描述： | 嵌入式的C166與國際移民組織的USART - 2和HDLC支持 |
| 文件頁數(shù)： | 39/499頁 |
| 文件大小： | 6140K |
| 代理商： | SAFC165H |
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C165H
Architectural Overview
Data Sheet
39
2001-04-19
PRELMNARY
external frequency is 1/
F’
slightly higher or lower than the desired frequency. This jitter is irrelevant for longer time
periods. For short periods (1...4 CPU clock cycles) it remains below 4%.
When the PLL detects a missing input clock signal it generates an interrupt request. This
warning interrupt indicates that the PLL frequency is no more locked, ie. no more stable.
This occurs when the input clock is unstable and especially when the input clock fails
completely, eg. due to a broken crystal. In this case the synchronization mechanism will
reduce the PLL output frequency down to the PLL’s basic frequency (2...5 MHz). The
basic frequency is still generated and allows the CPU to execute emergency actions in
case of a loss of the external clock.
-EXCERPT-
Table 9
C165H Clock Generation Modes
PLL Operation
On power-up the PLL provides a stable clock signal within ca. 1 ms after VDD has
reached 3.3 V
±
10%, even if there is no external clock signal (in this case the PLL will run
on its basic frequency of 2...5 MHz). The PLL starts synchronizing with the external clock
signal as soon as it is available. Within ca. 1 ms after stable oscillations of the external
clock within the specified frequency range the PLL will be synchronous with this clock at
a frequency of
F
* f
OSC
, ie. the PLL locks to the external clock.
Note:
If the C165H is required to operate on the desired CPU clock directly after reset
make sure that RSTIN remains active until the PLL has locked (ca. 1 ms).
When PLL operation is selected the CPU clock is a selectable multiple of the oscillator
frequency, ie. the input frequency. The table above lists the possible selections.
The PLL constantly synchronizes to the external clock signal. Due to the fact that the
P0H.7-P0H.5 Frequency
Divider Activation
0
0
1
f
XTAL
* 0.5
direct drive, D1 not active, D2 active, PLL free running (2..5 MHZ)
Note:
The PLL can be switched off completely by setting bit
PLLDIS = ’1’ (SYSCON3.13, see page 429).
0
1
0
f
XTAL
* 1.5
f
XTAL
* 1.0
D1 not active, D2 not active, F = 1.5
0
1
1
direct drive, D1 not active, D2 not active, PLL free running (2..5
MHz)
Note:
The PLL can be switched off completely by setting bit
PLLDIS = ’1’ (SYSCON3.13, see page 429).
1
0
0
f
XTAL
* 6.0
f
XTAL
* 1.125
D1 active, D2 active, F = 1.125
f
XTAL
* 3.0
D1 not active, D2 not active, F = 3.0
f
XTAL
* 4.5
D1 not active, D2 not active, F
=
4.5, Default Mode
f
XTAL
* 0.375
D1 active, D2 active, F = 0.375
D1 not active, D2 not active, F = 6.0
1
0
1
1
1
0
1
1
1
0
0
0
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PDF描述 |
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參數(shù)描述 |
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