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參數(shù)資料
| 型號： | S3C3410XXX-QA |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 40 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, QFP-128 |
| 文件頁數(shù)： | 185/314頁 |
| 文件大?。?/td> | 1701K |
| 代理商： | S3C3410XXX-QA |
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S3C3410X RISC MICROPROCESSOR
A/D CONVERTER
12-3
Comparator and DAC (Digital to Analog Converter)
The CMOS comparator can produce the digital output as the result of comparison between analog input and
reference voltage by the assumed digital code. This comparator need internal non-overlapping clock to reduce
the error effect during the conversion process. Especially, the D/A converter consists of 128 resistor strings and
switches array to cover 7-bit resolution. So, the comparator should perform the comparison with 3-bit resolution.
The D/A converter can generate the digitized analog output (DAOUT) from data of SAR logic block as follows:
DAOUT = ( AVREF – AVSS ) / 128
× D[9:0]
where AVREF and AVSS are analog reference voltage and analog ground which should be applied to the
comparator and the D/A converter block.
Clock Divider and Clock Generator (CLKGEN)
The clock divider block of the A/D converter can generate the necessary clock for ADC. The clock rate for ADC
can eventually indicate the conversion speed of ADC. To get the reliable accuracy of ADC, users should
configure the proper clock rate of ADC. The ADC clock can be achieved by slowing down the MCLK. The CKSEL
field in ADCCON register can select the necessary clock for ADC. These options are MCLK/2, MCLK/4, MCLK/8,
or MCLK/16. Internally, ADC should generate the necessary clock based on master clock. For example, we need
non-overlapping clock for the operation of ADC.
NOTE: The maximum frequency into CLKGEN is 20MHz. In other word, the MCLK/X should be less than 20MHz.
A/D Conversion Time
The number of cycle of CLKGEN (Input clock of clock generator for ADC) which needs for complete conversion
of 10-bit resolution, is 45.
So, the minimum A/D conversion time at MCLK=40MHz is calculated as follows if users take the division factor
of 2:
40MHz / 2 (divide 2 frequency) / 45 = 444.4KHz = 2.25us
If MCLK is 25MHz, the minimum A/D conversion time is calculated as follows:
25MHz / 2 / 45 = 277.8KHz = 3.6us
NOTE: In the above calculated A/D conversion time, the CPU access time is omitted. If the CPU access time is considered,
the maximum conversion rate will be about 500KSPS.
Standby Mode
When users need the reduction of power for ADC, users can set the STBY "1". In this case, the A/D converter
should be kept in standby mode without an A/D conversion operation and it can eliminate the power
consumption, also
NOTE: If STBY is applied during A/D conversion, the FLAG bit goes HIGH immediately.
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