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參數(shù)資料
| 型號： | S3C3410XXX-QA |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 40 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, QFP-128 |
| 文件頁數(shù)： | 149/314頁 |
| 文件大?。?/td> | 1701K |
| 代理商： | S3C3410XXX-QA |
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UART
S3C3410X RISC MICROPROCESSOR
9-4
Interrupt / DMA Request Generation
The UART of S3C3410X has eight status signals: overrun error, parity error, frame error, break, receive FIFO
ready, receiver time out, transmit FIFO empty and transmitter empty, which are specified in the corresponding
UART status register(USTAT).
The overrun error, parity error, frame error and break condition are referred to as the receive status, each of
which can cause the receive status interrupt request if the receive status interrupt enable bit is set to one in the
control register(UCON). When a receive status interrupt request is detected, users can know the interrupt source
by reading the content of UCON register.
When the receiver transfers the data in the receive shifter to the receive FIFO, there will be the activation of the
receive FIFO ready status signal, which will cause the receive interrupt if the receive mode in control register is
selected as the interrupt mode.
When the transmitter transfers the data in the transmit FIFO to transmit shifter, there will be the activation of the
transmit FIFO empty status signal, which will cause the transmit interrupt if the transmit mode in control register
is selected as the interrupt mode.
The receive FIFO ready and transmit FIFO empty status signals can also be connected to generate the DMA
request signals if the receive/transmit mode is selected as the DMA mode.
Interrupt generation relating with FIFO
Type
FIFO Mode
Non-FIFO Mode
Rx Interrupt
When UART receive one frame data, it
should move the data into FIFO. After
loading the data into FIFO, it should
determine whether an interrupt should be
generated by looking the FIFO trigger level,
or not.
When UART receives one frame data
successfully, it will generate an interrupt.
Tx Interrupt
When UART transmit one frame data, it
should extract the data from FIFO. After
extracting the data from FIFO, it should
determine whether an interrupt should be
generated by looking the FIFO trigger level,
or not.
When UART transmits one frame data
successfully, it will generate an interrupt.
Error Interrupt
When UART detects the frame error, parity
error and break condition, it does not
generate the interrupt immediately. The
UART will move the data into receive FIFO
and it will generate the interrupt when the
data move to the top of receive FIFO.
However, an overrun error as well as receive
time-out should generate an interrupt
immediately.
All erroneous condition should generate an
error interrupt immediately. However, if
several interrupt happen simultaneously, the
interrupt routine should discriminate the
interrupt source by looking the content of
UCON register.
相關PDF資料 |
PDF描述 |
|---|---|
| S3C70F2XX-SO | 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PDSO32 |
| S3C70F4XX-AV | 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP30 |
| S3C72M9XX-QA | 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PQFP128 |
| S3P72M9-QA | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PQFP128 |
| S3C7414XX-AQ | 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP42 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| S3-C3-5V | 制造商:Panasonic Electric Works 功能描述: |
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| S3C44B0X | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:RISC MICROPROCESSOR |
| S3C44B0X01 | 制造商:Samsung Semiconductor 功能描述:3C44B0X01 |
| S3C44B0X01-ED80 | 制造商:Samsung 功能描述:S3C44B0X01-ED80 - Trays |
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