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參數(shù)資料
| 型號： | RG82870P2 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 109/157頁 |
| 文件大?。?/td> | 1407K |
| 代理商： | RG82870P2 |
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Intel
82845MP/82845MZ Chipset-Mobile (MCH-M)
250687-002
Datasheet
55
R
3.7.8.
MLT – Master Latency Timer Register – Device #0
Address Offset:
0Dh
Default Value:
00h
Access:
Read Only
Size:
8 bits
The hub interface does not comprehend the concept of Master Latency Timer. Therefore, this register is
not implemented.
Bit
Description
7:0
These bits are hardwired to 0. Writes have no effect.
3.7.9.
HDR – Header Type Register – Device #0
Offset:
0Eh
Default:
00h
Access:
Read Only
Size:
8 bits
This register identifies the header layout of the configuration space. No physical register exists at this
location.
Bit
Description
7:0
This read only field always returns 0 when read and writes have no effect.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RH5RE36AA-T1-FA | 3.6 V FIXED POSITIVE LDO REGULATOR, 0.7 V DROPOUT, PSSO3 |
| RH5RE56AA-T1-FA | 5.6 V FIXED POSITIVE LDO REGULATOR, 0.7 V DROPOUT, PSSO3 |
| RE5RE36AA-TZ-FC | 3.6 V FIXED POSITIVE LDO REGULATOR, 0.7 V DROPOUT, PBCY3 |
| RE5RE36AC-TZ-FC | 3.6 V FIXED POSITIVE LDO REGULATOR, 0.7 V DROPOUT, PBCY3 |
| RE5RE56AA-TZ-FC | 5.6 V FIXED POSITIVE LDO REGULATOR, 0.7 V DROPOUT, PBCY3 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| RG82870P2 S L675 | 制造商:Intel 功能描述:Interface, Dual-Channel Ddr200 Memory Interface For Up To 3.2 Gb/S Memory Bandwidth |
| RG82870P2 S L6SU | 制造商:Intel 功能描述:INTERFACE, DUAL-CHANNEL DDR200 MEMORY INTERFACE FOR UP TO 3.2 GB/S MEMORY BANDWIDTH |
| RG82870P2 SL6SU | 制造商:Intel 功能描述: |
| RG-8B-96-110V | 制造商:TRUMETER COMPANY INC 功能描述:Power Factor Controller |
| RG-8BS-96-110V | 制造商:TRUMETER COMPANY INC 功能描述:Power Factor Controller |
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