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參數(shù)資料
| 型號： | R5F6445HJFB |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 41/575頁 |
| 文件大?。?/td> | 7685K |
| 代理商： | R5F6445HJFB |
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R01UH0218EJ0110 Rev.1.10
Page 117 of 664
Sep 12, 2011
R32C/142 Group and R32C/145 Group
7. Clock Generator
Figure 7.15 PLC1 Register
In the PLL frequency synthesizer, the pulse-swallow operation is implemented. The divide ratio m is
simply expressed by n×p. However, with the swallow counter, the divide ratio p is 6 in a out of n, or 5 in
other cases, the actual m is therefore given by the formula below:
The setting range of a is
,
.
As r is the divide ratio of the reference counter, the PLL clock has a m/r times the main clock (XIN)
frequency.
After a reset, the reference counter is divided by 16, and the PLL frequency synthesizer is multiplied by
10. Since the main clock as a reference clock is disconnected, the PLL frequency synthesizer may self-
oscillate at its own frequency of fSO(PLL).
Each register should be set to meet the following conditions:
-The reference clock, which is the main clock divided by r, should be between 2 to 4 MHz.
-The divide ratio m is
.
For the setting of registers PLC1 and PLC0, Table 7.2 should be applied. While the main clock
oscillation is stable, a wait time of tLOCK(PLL) is necessary between rewriting registers PLC1 and PLC0,
and the PLL clock becoming stable.
Symbol
PLC1
Address
40021h
Reset Value
0001 1111b
Function
Bit Symbol
Bit Name
RW
PLL Control Register 1 (1)
Should be written with 0
Note:
1. Set the PRC2 bit in the PRCR register to 1 (write enabled) just before rewriting this register. No interrupt
handling or DMA transfers should be inserted between these two instructions.
RW
Set the bits to r - 1
(r = divide ratio of the main clock)
Reference Counter Divide
Ratio Setting Bit
RW
Self-oscillating Setting Bit
0: PLL lock-in
1: Self-oscillating
RW
Reserved
b7 b6 b5 b4
b1
b2
b3
b0
0 0 0
RCV0
RCV1
RCV2
RCV3
SEO
—
(b7-b5)
mn p
×
=
n
a
n
--- 6
na
–
n
------------ 5
+
×
=
5na
+
=
0 a 5
<
≤
0 an
≤≤
PLL clock frequency fPLL
()
m
r
---- main clock frequency
=
5na
+
r
--------------- main clock frequency
=
25 m 100
≤≤
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