參數(shù)資料
型號(hào)： R5F6445HJFB
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100
文件頁(yè)數(shù)： 116/575頁(yè)
文件大小： 7685K
代理商： R5F6445HJFB
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R01UH0218EJ0110 Rev.1.10
Page 184 of 664
Sep 12, 2011
R32C/142 Group and R32C/145 Group
12. DMAC
12.1.2
Effect of Bus Timing
In the R32C/100 Series, a separate bus is connected to each device. The bus width and bus timing
vary with each device. Table 12.5 lists the bus width and access cycles for each device.
Notes:
1.
Reserved spaces are included.
2.
Access cycles are based on each bus clock.
3.
An access to the same page as the previous time requires two cycles. Otherwise, three cycles are
required.
4.
If write cycles are generated sequentially, each write cycle except the initial one has two access
cycles. A read cycle just after a write cycle has also two access cycles.
5.
If SFRs are sequentially accessed, each access except the initial one has one additional base clock
cycle.
6.
Up to one access cycle may be added depending on the phase of peripheral bus clock.
Figure 12.11 shows an example of source-read bus cycles in a transfer cycle. In this figure, the number
of source-read bus cycles is shown under different conditions, provided that the destination address is
in an internal RAM with one bus cycle of destination-write. In a real operation, the transfer cycles
change according to conditions for destination-write bus cycles as well as for source-read bus cycles.
To calculate a transfer cycle, respective conditions should be applied to both destination-write bus cycle
and source-read bus cycle. In (2) of Figure 12.11, for example, if two bus cycles are generated, bus
cycles required for the destination-write is two as well as for the source-read bus cycle.
Table 12.5
Bus Width and Bus Cycles
Device
Addresses (1)
Bus Width
Access Cycles (2)
Reference Clock
Flash memory
FFE00000h to FFFFFFFFh
64-bit
2 or 3 (3)
CPU clock
Data flash
00060000h to 00061FFFh
64-bit
5
CPU clock
RAM
00000400h to 0003FFFFh
64-bit
1 or 2 (4)
CPU clock
SFR space
00000000h to 0000001Fh
16-bit
3 (5)
Peripheral bus clock
00000020h to 000003FFh
16-bit
2 (5)
Peripheral bus clock
SFR2 space
00040000h to 00041FFFh
16-bit
2 (5)
Peripheral bus clock
00042000h to 00043FFFh
32-bit
2 (5)
Peripheral bus clock
00044000h to 000440DFh
16-bit
Peripheral bus clock
000440E0h to 000443FFh
16-bit
Peripheral bus clock
00044400h to 00045FFFh
16-bit
Peripheral bus clock
00046000h to 000467FFh
32-bit
Peripheral bus clock
00046800h to 00047FFFh
32-bit
Peripheral bus clock
00048000h to 0004FFFFh
64-bit
2
CPU clock
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