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參數(shù)資料
| 型號： | R5F6445HJFB |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 128/575頁 |
| 文件大?。?/td> | 7685K |
| 代理商： | R5F6445HJFB |
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R01UH0218EJ0110 Rev.1.10
Page 195 of 664
Sep 12, 2011
R32C/142 Group and R32C/145 Group
13. DMAC II
13.3.2
Immediate Data Transfer
DMAC II transfers immediate data to a given memory location. Either incrementing or non-incrementing
addressing mode can be selected for the destination address. Store the immediate data to be
transferred into SADR. To transfer 8-bit immediate data, set the data to the lower 1 byte of SADR. The
upper 3 bytes are ignored. To transfer 16-bit immediate data, set the data to the lower 2 bytes. The
upper 2 bytes are ignored.
13.3.3
Calculation Result Transfer
After two memory data or immediate data and memory data are added together, DMAC II transfers the
calculated result to a given memory location. Set an address to be calculated or immediate data to
SADR and set the other address to be calculated to OADR. Either incrementing or non-incrementing
addressing mode can be selected for source and destination addresses when performing data in
memory + data in memory calculation transfer. If the source addressing is in incrementing mode, the
operation addressing is also in incrementing mode. When performing immediate data + data in memory
calculation transfer, the addressing mode is selectable only for the destination address.
13.4
Transfer Modes
DMAC II provides three types of basic transfer mode: single transfer, burst transfer, and multiple transfer.
COUNT determines the number of transfers to be performed. Transfers are not performed when COUNT
is set to 0000h.
13.4.1
Single Transfer
Set the BRST bit in the MOD to 0.
A single data transfer is performed by one transfer request.
When incrementing addressing mode is selected for the source and/or destination address, the
address or addresses increment after a data transfer for the next transfer.
COUNT is decremented each time a data transfer is performed. When COUNT reaches 0000h, the
DMA II transfer complete interrupt request is generated if the INTE bit in the MOD is 1 (DMA II transfer
complete interrupt used).
13.4.2
Burst Transfer
Set the BRST bit in the MOD to 1.
DMAC II continuously transfers data for the number of times determined by COUNT with one transfer
request. COUNT decrements each time a data transfer is performed. When COUNT reaches 0000h,
the burst transfer is completed. The DMA II transfer complete interrupt request is generated if the INTE
bit is 1 (DMA II transfer complete interrupt used).
No interrupts are accepted during a burst transfer.
13.4.3
Multiple Transfer
Set the MULT bit in the MOD to 1.
Multiple memory-to-memory transfers are performed from different source addresses to different
destination addresses using one transfer request.
Set bits CNT2 to CNT0 in the MOD to select the number of transfers to be performed from 001b (once)
to 111b (seven times). These bits should not be set to 000b.
Allocate the required number of SDARs and DADRs alternately following MOD and COUNT.
When the multiple transfer is selected, the following transfer functions are not available: calculation
result transfer, burst transfer, chained transfer, and DMA II transfer complete interrupt.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| R5F6445HLFB | 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| R5F6445HLFB | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:RENESAS MCU |
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