參數(shù)資料
型號： R5F61644N50FPV
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-144
文件頁數(shù)： 181/1134頁
文件大小： 6808K
代理商： R5F61644N50FPV
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Rev. 1.00 Sep. 13, 2007 Page xiv of xxviii
8.8.6
Read Strobe (
RD) Timing................................................................................. 232
8.8.7
Extension of Chip Select (
CS) Assertion Period............................................... 232
8.9
Address/Data Multiplexed I/O Interface........................................................................... 233
8.9.1
Address/Data Multiplexed I/O Space Setting ................................................... 233
8.9.2
Address/Data Multiplex .................................................................................... 233
8.9.3
Data Bus ........................................................................................................... 233
8.9.4
I/O Pins Used for Address/Data Multiplexed I/O Interface.............................. 234
8.9.5
Basic Timing..................................................................................................... 235
8.9.6
Address Cycle Control...................................................................................... 237
8.9.7
Wait Control ..................................................................................................... 238
8.9.8
Read Strobe (
RD) Timing................................................................................. 238
8.9.9
Extension of Chip Select (
CS) Assertion Period............................................... 240
8.9.10
DACK Signal Output Timing ........................................................................... 242
8.10
Idle Cycle.......................................................................................................................... 243
8.10.1
Operation .......................................................................................................... 243
8.10.2
Pin States in Idle Cycle..................................................................................... 252
8.11
Bus Release....................................................................................................................... 253
8.11.1
Operation .......................................................................................................... 253
8.11.2
Pin States in External Bus Released State ........................................................ 254
8.11.3
Transition Timing ............................................................................................. 255
8.12
Internal Bus....................................................................................................................... 256
8.12.1
Access to Internal Address Space ..................................................................... 256
8.13
Write Data Buffer Function .............................................................................................. 258
8.13.1
Write Data Buffer Function for External Data Bus .......................................... 258
8.13.2
Write Data Buffer Function for Peripheral Modules ........................................ 259
8.14
Bus Arbitration .................................................................................................................260
8.14.1
Operation .......................................................................................................... 260
8.14.2
Bus Transfer Timing......................................................................................... 261
8.15
Bus Controller Operation in Reset .................................................................................... 262
8.16
Usage Notes ...................................................................................................................... 263
Section 9 DMA Controller (DMAC)................................................................... 265
9.1
Features............................................................................................................................. 265
9.2
Input/Output Pins.............................................................................................................. 268
9.3
Register Descriptions........................................................................................................ 269
9.3.1
DMA Source Address Register (DSAR) .......................................................... 270
9.3.2
DMA Destination Address Register (DDAR) .................................................. 271
9.3.3
DMA Offset Register (DOFR).......................................................................... 272
9.3.4
DMA Transfer Count Register (DTCR) ........................................................... 273
9.3.5
DMA Block Size Register (DBSR) .................................................................. 274
相關(guān)PDF資料
PDF描述
R5F3650EDFA MICROCONTROLLER, PQFP100
R5F3650EDFB MICROCONTROLLER, PQFP100
R5F3650KNFA MICROCONTROLLER, PQFP100
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