參數(shù)資料
型號： R5F61644N50FPV
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-144
文件頁數(shù)： 170/1134頁
文件大?。?/td> 6808K
代理商： R5F61644N50FPV
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Rev. 1.00 Sep. 13, 2007 Page xiii of xxviii
8.2.5
CS Assertion Period Control Registers (CSACR) ............................................ 171
8.2.6
Idle Control Register (IDLCR) ......................................................................... 174
8.2.7
Bus Control Register 1 (BCR1) ........................................................................ 176
8.2.8
Bus Control Register 2 (BCR2) ........................................................................ 178
8.2.9
Endian Control Register (ENDIANCR)............................................................ 179
8.2.10
SRAM Mode Control Register (SRAMCR) ..................................................... 180
8.2.11
Burst ROM Interface Control Register (BROMCR)......................................... 181
8.2.12
Address/Data Multiplexed I/O Control Register (MPXCR) ............................. 183
8.3
Bus Configuration............................................................................................................. 184
8.4
Multi-Clock Function and Number of Access Cycles ...................................................... 185
8.5
External Bus...................................................................................................................... 189
8.5.1
Input/Output Pins .............................................................................................. 189
8.5.2
Area Division.................................................................................................... 192
8.5.3
Chip Select Signals ........................................................................................... 193
8.5.4
External Bus Interface....................................................................................... 195
8.5.5
Area and External Bus Interface ....................................................................... 199
8.5.6
Endian and Data Alignment.............................................................................. 204
8.6
Basic Bus Interface ........................................................................................................... 207
8.6.1
Data Bus............................................................................................................ 207
8.6.2
I/O Pins Used for Basic Bus Interface .............................................................. 207
8.6.3
Basic Timing..................................................................................................... 208
8.6.4
Wait Control ..................................................................................................... 214
8.6.5
Read Strobe (
RD) Timing................................................................................. 216
8.6.6
Extension of Chip Select (
CS) Assertion Period............................................... 217
8.6.7
DACK Signal Output Timing ........................................................................... 219
8.7
Byte Control SRAM Interface .......................................................................................... 220
8.7.1
Byte Control SRAM Space Setting................................................................... 220
8.7.2
Data Bus............................................................................................................ 220
8.7.3
I/O Pins Used for Byte Control SRAM Interface ............................................. 221
8.7.4
Basic Timing..................................................................................................... 222
8.7.5
Wait Control ..................................................................................................... 224
8.7.6
Read Strobe (
RD).............................................................................................. 226
8.7.7
Extension of Chip Select (
CS) Assertion Period............................................... 226
8.7.8
DACK Signal Output Timing ........................................................................... 226
8.8
Burst ROM Interface ........................................................................................................ 228
8.8.1
Burst ROM Space Setting ................................................................................. 228
8.8.2
Data Bus............................................................................................................ 228
8.8.3
I/O Pins Used for Burst ROM Interface............................................................ 229
8.8.4
Basic Timing..................................................................................................... 230
8.8.5
Wait Control ..................................................................................................... 232
相關PDF資料
PDF描述
R5F3650EDFA MICROCONTROLLER, PQFP100
R5F3650EDFB MICROCONTROLLER, PQFP100
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