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參數(shù)資料
| 型號(hào)： | PM8315-PI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PBGA324 |
| 封裝： | 23 X 23 MM, 2.33 MM HEIGHT, PLASTIC, BGA-324 |
| 文件頁(yè)數(shù)： | 54/329頁(yè) |
| 文件大?。?/td> | 3024K |
| 代理商： | PM8315-PI |
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STANDARD PRODUCT
PM8315 TEMUX
DATASHEET
PMC-1981125
ISSUE 7
HIGH DENSITY T1/E1 FRAMER WITH
INTEGRATED VT/TU MAPPER AND M13 MUX
PROPRIETARY AND CONFIDENTIAL
39
Pin Name
Type
Pin
No.
Function
T1 and E1 System Side Serial Clock and Data Interface
ICLK[1]/ISIG[1]
ICLK[2]/ISIG[2]
ICLK[3]/ISIG[3]
ICLK[4]/ISIG[4]
ICLK[5]/ISIG[5]
ICLK[6]/ISIG[6]
ICLK[7]/ISIG[7]
ICLK[8]/ISIG[8]
ICLK[9]/ISIG[9]
ICLK[10]/ISIG[10]
ICLK[11]/ISIG[11]
ICLK[12]/ISIG[12]
ICLK[13]/ISIG[13]
ICLK[14]/ISIG[14]
ICLK[15]/ISIG[15]
ICLK[16]/ISIG[16]
ICLK[17]/ISIG[17]
ICLK[18]/ISIG[18]
ICLK[19]/ISIG[19]
ICLK[20]/ISIG[20]
ICLK[21]/ISIG[21]
ICLK[22]/ISIG[22]
ICLK[23]/ISIG[23]
ICLK[24]/ISIG[24]
ICLK[25]/ISIG[25]
ICLK[26]/ISIG[26]
ICLK[27]/ISIG[27]
ICLK[28]/ISIG[28]
Output Y3
AB2
AB20
AB21
W22
Y20
H22
F19
W3
AA1
H3
H1
L22
K19
F22
G20
T3
U1
D1
C1
H19
G19
E19
F21
K3
J4
E3
D2
Ingress Clocks (ICLK[1:28]).
The Ingress Clocks are
active when the external signaling interface is disabled.
Each ingress clock is optionally a smoothed (jitter
attenuated) version of the associated receive clock
from either the SONET/SDH mapper or the DS3
multiplexer. When the Clock Master: NxChannel mode
is active, ICLK[x] is a gapped version of the smoothed
receive clock. When Clock Master: Full T1/E1 mode is
active, IFP[x] and ID[x] are updated on the active edge
of ICLK[x]. When the Clock Master: NxDS0 mode is
active, ID[x] is updated on the active edge of ICLK[x].
Ingress Signaling (ISIG[1:28]).
When the Clock
Slave: External Signaling mode is enabled, each
ISIG[x] contains the extracted signaling bits for each
channel in the frame, repeated for the entire
superframe. Each channel’s signaling bits are valid in
bit locations 5,6,7,8 of the channel and are channel-
aligned with the ID[x] data stream. ISIG[x] is updated
on the active edge of the common ingress clock,
CICLK.
In E1 mode only ICLK[1:21] and ISIG[1:21] are used.
ICLK[1]/ISIG[1] shares a pin with the DS3 system
interface signal RGAPCLK/RSCLK.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM8316 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316TEMUX-84 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8351 | 8-Channel 1.0-1.25 Gbps Transceiver |
| PM8353 | 4-Channel 1.0-1.25 Gbps Transceiver |
| PM8355 | 4-Channel 2.125, 2.5 and 3.125 Gbit/s Transceiver with Half-rate Support |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM8315-PI-P-RFBD | 制造商:PMC-Sierra 功能描述: |
| PM8316 | 制造商:PMC 制造商全稱:PMC 功能描述:High Density 84-Channel T1/E1/J1 Framer with Integrated VT/TU Mappers and M13 |
| PM8316-PI | 制造商:PMC-Sierra 功能描述: |
| PM8316PIP | 制造商:PMC-Sierra 功能描述: |
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