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參數(shù)資料
| 型號(hào)： | PM8315-PI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PBGA324 |
| 封裝： | 23 X 23 MM, 2.33 MM HEIGHT, PLASTIC, BGA-324 |
| 文件頁(yè)數(shù)： | 139/329頁(yè) |
| 文件大?。?/td> | 3024K |
| 代理商： | PM8315-PI |
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STANDARD PRODUCT
PM8315 TEMUX
DATASHEET
PMC-1981125
ISSUE 7
HIGH DENSITY T1/E1 FRAMER WITH
INTEGRATED VT/TU MAPPER AND M13 MUX
PROPRIETARY AND CONFIDENTIAL
124
9.39 Ingress System Interface (ISIF)
The Ingress System Interface (ISIF) block provides system side serial clock and
data access as well as MVIP access for up to 28 T1 or 21 E1 receive streams.
There are several master and slave clock modes for serial clock and data system
side access to the T1 and E1 streams. When enabled for 8.192Mb/s H-MVIP
there are three separate interfaces for data and signaling. The H-MVIP signaling
interfaces can be used in combination with the serial clock and data and SBI
interface in certain applications. Control of the system side interface is global to
TEMUX and is selected through the SYSOPT[2:0] bits in the Global
Configuration register at address 0001H. The system interface options are serial
clock and data, H-MVIP, SBI bus, SBI bus with CAS or CCS H-MVIP and serial
clock and data with CCS H-MVIP.
Three Clock Master modes provide a serial clock and data ingress interface with
clocking provided by TEMUX. The clock master modes are Clock Master: Full
T1/E1, Clock Master : NxChannel, Clock Master: Clear Channel. Two Clock
slave modes provide two serial clock and data ingress interfaces and a H-MVIP
interface. All Clock slave modes accept externally sourced clocking. The clock
slave modes are: Clock Slave: External Signaling or Clock Slave: H-MVIP. The
ingress serial clock and data interface clocking modes are selected via the
IMODE[1:0] bits in the T1/E1 Ingress Serial Interface Mode Select register. Clock
Master: NxChannel and Clock Master: Full T1/E1 use the same IMODE[1:0]
selection and are differentiated by the INXCHAN[1:0] bits in the same ragister as
IMODE[1:0].
Figure 24
- Clock Master: Full T1/E1
ISIF
Ingress
System
Interface
ID[1:28]
IFP[1:28]
ICLK[1:28]
ID[x], IFP[x]
Timed to
ICLK[1:28]
Receive Data[1:28]
Receive CLK[1:28]
FRMR
Framer:
Frame Alignment,
Alarm Extraction
RECEIVER
RJAT
Digital Jitter
Attenuator
FRAM
Framer:
Slip Buffer RAM
In Clock Master: Full T1/E1 mode, the elastic store is bypassed and the ingress
clock (ICLK[x]) is a jitter attenuated version of the 1.544 MHz or 2.048 MHz
receive clock coming from either the M13 multiplex or SONET/SDH demapper.
Jitter attenuation is selectable by the RJATBYP bit in the T1/E1 Receive Options
register. ICLK[x] is pulsed for each bit in the 193 bit T1 or 256 bit E1 frame. The
ingress data appears on ID[x] and the ingress frame alignment is indicated by
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM8316 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316TEMUX-84 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8351 | 8-Channel 1.0-1.25 Gbps Transceiver |
| PM8353 | 4-Channel 1.0-1.25 Gbps Transceiver |
| PM8355 | 4-Channel 2.125, 2.5 and 3.125 Gbit/s Transceiver with Half-rate Support |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM8315-PI-P-RFBD | 制造商:PMC-Sierra 功能描述: |
| PM8316 | 制造商:PMC 制造商全稱:PMC 功能描述:High Density 84-Channel T1/E1/J1 Framer with Integrated VT/TU Mappers and M13 |
| PM8316-PI | 制造商:PMC-Sierra 功能描述: |
| PM8316PIP | 制造商:PMC-Sierra 功能描述: |
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