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參數(shù)資料
| 型號： | PM73121-RI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | AAL1 Segmentation And Reassembly Processor |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP240 |
| 封裝： | QFP-240 |
| 文件頁數(shù)： | 62/223頁 |
| 文件大?。?/td> | 2300K |
| 代理商： | PM73121-RI |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁當前第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁
PM73121AAL1gator II
PMC-Sierra, Inc.
L
PMC-980620
,VVXH
AAL1 SAR Processor
Data Sheet
35235,(7$5<$1'&21),'(17,$/7230&6,(55$,1&$1')25,76&86720(56,17(51$/86(
The RUTOPIA block waits for an SOC. When an RATM_SOC signal arrives, a counter is started,
and 53 bytes are received. If a new RATM_SOC occurs within a cell, the counter reinitializes.
This means that the corrupted cell will be dropped and the good cell will be received. The RUTO-
PIA block stores the ATM cell in the receive FIFO. If the receive FIFO becomes full, it stops
receiving ATM cells from the PHY layer. The /RATM_EMPTY signal can also turn on or off any
time, even if the /RATM_EN signal is on. As a result, an incoming byte is valid only when
/RATM_EN is active and /RATM_EMPTY is inactive. The bytes are written to the FIFO with
RATM_CLK. RATM_CLK is an input to the AAL1gator II. The maximum supported clock rate
is 33 MHz.
In PHY mode, the RUTOPIA block receives TPHY_DATA(7:0), TPHY_SOC, and /TPHY_EN
while driving TPHY_CLAV. The cell available (TPHY_CLAV) signal indicates when the device
is ready to receive a complete cell. In SPHY mode, TPHY_CLAV is always driven. In MPHY
mode, the output enable for this signal is the /TPHY_ADDR input delayed by one cycle. In
MPHY mode, /TPHY_ADDR is tied to one of the address signals so that TPHY_CLAV is driven
only when polled.
The UTOPIA standard defines a 5-bit address. Since the AAL1gator II has only a single active
low address bit, multiple AAL1gator II devices can be connected in parallel to the same MPHY
interface by connecting each one to a separate address bit. In this manner, five AAL1gator IIs can
be connected to an MPHY interface using the following addresses: “0F
h
”, “17
h
”, “1B
h
”, “1D
h
”,
and “1E
h
” with no additional logic. If other addresses are needed or additional devices are to be
connected to the same interface, additional logic may be required.
At reset, the RUTOPIA block tristates TPHY_CLAV. After the end of reset, the RUTOPIA block
waits for /TPHY_EN to be asserted, and in SPHY mode, will accept data as long as /TPHY_EN is
asserted. In MPHY mode, /TPHY_ADDR must be low on the falling edge of /TPHY_EN in order
for the RUTOPIA block to accept the data. When SOC is detected, a counter is started and
53 bytes are received. If a new TPHY_SOC occurs within a cell, the counter reinitializes. This
means that the corrupted cell will be dropped and the good cell will be received. A small interme-
diate FIFO allows the interface to accept data at the maximum rate. If the FIFO fills, the TPHY_
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