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參數資料
| 型號： | PM73121-RI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數字傳輸電路 |
| 英文描述： | AAL1 Segmentation And Reassembly Processor |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP240 |
| 封裝： | QFP-240 |
| 文件頁數： | 193/223頁 |
| 文件大小： | 2300K |
| 代理商： | PM73121-RI |
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PMC-Sierra, Inc.
PM73121AAL1gator II
L
PMC-980620
,VVXH
AAL1 SAR Processor
Data Sheet
35235,(7$5<$1'&21),'(17,$/7230&6,(55$,1&$1')25,76&86720(56,17(51$/86(
To determine Tch
min
and Tch
max
, the minimum and maximum duty cycle must be defined. Also if
a CMOS driver is being used, the minimum and maximum rise and fall times of the driver must be
defined.
Since high-speed SRAMS use TTL input thresholds, all output timing parameters are measured at
1.5 V. The SYS_CLK input, like all the AAL1gator II inputs, uses TTL input levels. Due to tight
timing requirements on the minimum pulse width required for SYS_CLK, a CMOS driver can be
used to generate SYS_CLK to improve the pulse width. The rise/fall time of the signal will cause
the high pulse width measured at 1.5 V to be larger then the pulse width measured at 2.5 V.
The following sections provide four case examples:
Using an SRAM with 7 ns write data setup and a TTL clock.
Using an SRAM with 7 ns write data setup and a CMOS clock.
Using an SRAM with 8 ns write data setup and a TTL clock.
Using an SRAM with 8 ns write data setup and a CMOS clock.
8.6.1
SRAM with 7 ns Write Data Setup and a TTL Clock
Referring back to the setup and hold equations:
SRAM write setup = Tch
min
- 4.3 + Rs
SRAM write data hold = Tp - Tch
max
- Rs -10
Assuming we want to have a 0.5 ns margin on both setup and hold time, the requirements to meet
are:
Tch
min
- 4.3 + Rs
≥
7.5 ns
Tp - Tch
max
- Rs -10
≥
0.5 ns
A 5% duty cycle TTL clock source at 38.88 MHz has a Tch
min
of 11.6 ns and a Tch
max
of 14.1 ns
at 1.5 V.
Replacing Tch
min
and Tch
max
in the equations above gives:
Rs
≥
7.5 + 4.3 -11.6
≥
0.2 ns
Rs
≤
25.7 - 14.1 - 10 - 0.5
≤
1.1 ns
Referring to
Table 24 on page 175
, selecting a 50
resistor would meet both of these
requirements.
In summary, one possible solution when using an SRAM with 7 ns setup is to use a 5% duty cycle
series resistor. To increase the margin, the tolerance on the clock
相關PDF資料 |
PDF描述 |
|---|---|
| PM73122 | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73122-BI | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
相關代理商/技術參數 |
參數描述 |
|---|---|
| PM73122 | 制造商:PMC 制造商全稱:PMC 功能描述:32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73122-BI | 制造商:PMC 制造商全稱:PMC 功能描述:32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
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