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參數(shù)資料
| 型號(hào)： | PM73121-RI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | AAL1 Segmentation And Reassembly Processor |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP240 |
| 封裝： | QFP-240 |
| 文件頁數(shù)： | 130/223頁 |
| 文件大?。?/td> | 2300K |
| 代理商： | PM73121-RI |
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PMC-Sierra, Inc.
PM73121AAL1gator II
L
PMC-980620
,VVXH
AAL1 SAR Processor
Data Sheet
35235,(7$5<$1'&21),'(17,$/7230&6,(55$,1&$1')25,76&86720(56,17(51$/86(
NOTE: Taa is dependent on the HOLDOFF signal. If HOLDOFF is not asserted when the
access begins, Taa will be a maximum of four SYS_CLK periods. If the access
occurs immediately after another access, then Taa will be 23 to 29 SYS_CLK peri-
ods. Refer to
section 6.5.3 “Microprocessor Holdoff Timing” on page 116
for a
description of the HOLDOFF activity.
6.5.2.4
Microprocessor Read Command Register Timing
Figure 74 on page 115
shows the read command register timing. Four SYS_CLK cycles are
required to read the internal command register. However, the read operation is not honored if
higher priority internal functions request the memory, or the holdoff from a previous micropro-
cessor transfer has not expired.
The /PROC_CS and /PROC_RD signals are double sampled (1 and 2) at the rising edge of SYS_
CLK, and at (3) ADDR17 is sampled to distinguish between a command register read and a RAM
read. For microprocessor read operations, /SP_DATA_EN goes active when both /PROC_CS and
/PROC_RD are active, allowing data to pass through the data buffer to the microprocessor.
As long as HOLDOFF is not high, /SP_ADD_EN is activated at the next clock cycle (3) allowing
the microprocessor address to pass through the address buffer to the AAL1gator II and SP_
DATA_CLK is also driven low. /SP_ADD_EN is delayed to minimize bus conflicts when the
microprocessor access follows an AAL1gator II-initiated access. Since all address bits, except for
ADDR17 are ignored for command register read operations (unless PROC_TEST_ACCESS is
set), the timing of the lower 16 address bits is not critical for this operation and is not shown.
At the following clock cycle (4), /SP_ADD_EN is deactivated but /SP_DATA_EN remains
Symbol
Parameter
Signals
Min
Max
Unit
Taa
(Refer to
NOTE below)
Acknowledge assertion after /PROC_
CS or /PROC_WR; whichever occurs
last
/PROC_ACK
5
29
SYS_CLK
periods
Tasu17
Address setup to SYS_CLK
ADDR17
2
ns
Tcea
/PROC_CS deassertion to /PROC_
ACK deassertion
/PROC_ACK, /PROC_CS
2
15
ns
Tded
Data enable delay from SYS_CLK
/SP_DATA_EN, SYS_CLK
7
25
ns
Tq
Clock-to-output delay
SP_DATA_DIR
2
15
ns
Tq
Clock-to-output delay
/PROC_ACK
2
18
ns
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PDF描述 |
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