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參數(shù)資料
| 型號： | PM73121-RI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | AAL1 Segmentation And Reassembly Processor |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP240 |
| 封裝： | QFP-240 |
| 文件頁數(shù)： | 194/223頁 |
| 文件大小： | 2300K |
| 代理商： | PM73121-RI |
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PMC-Sierra, Inc.
PM73121AAL1gator II
L
PMC-980620
,VVXH
AAL1 SAR Processor
Data Sheet
35235,(7$5<$1'&21),'(17,$/7230&6,(55$,1&$1')25,76&86720(56,17(51$/86(
could be tightened, or a CMOS clock driver could be used. The rise/fall time of the clock should
be less than 1.5 ns.
8.6.2
SRAM with 7 ns Write Data Setup and a CMOS Clock
When using a CMOS clock, the rise and fall time of the clock needs to be taken into account to
determine what the pulse width will be at a TTL level. The benefit of using a CMOS clock is that
the pulse width will be wider at the TTL level then it will be at the CMOS level. Rise/fall times
for CMOS outputs are usually given from the 20% to the 80% level or across a 3 V range.
Dividing this number by 3 gives the approximate delay between the 1.5 V level and the 2.5 V
level. Since the delay occurs at both rising and falling edges, this value is doubled to give the
increase in setup time. The hold time is usually the critical factor with a CMOS clock driver.
For instance, if the rise/fall time is 3 ns, there will be a 1 ns delay from a transition at 1.5 V to the
transition at 2.5 V and, a 2 ns increase in setup time.
This time we will have 1 ns margin on setup and 0.5 ns margin on hold. The requirements to meet
are:
Tch
min
- 4.3 + Rs
≥
8.0 ns
Tp - Tch
max
- Rs -10
≥
0.5 ns
A 2.5% duty cycle CMOS clock source at 38.88 MHz has a Tch
min
of 12.2 ns and a Tch
max
of
13.5 ns at 2.5 V.
A rise/fall time of 0.5 ns (from 20-80%) results in a gain of 0.33 ns at 1.5 V and would change
Tch
min
to 12.53 ns.
A rise/fall time of 2 ns (from 20-80%) results in a gain of 1.33 ns at 1.5 V and would change
Tch
max
to 14.83 ns.
Replacing Tch
min
and Tch
max
in the equations above gives:
Rs
≥
8.0 + 4.3 -12.53
≥
- 0.23 ns
Rs
≤
25.7 - 14.83 - 10 - 0.5
≤
0.37 ns
Referring to
Table 24 on page 175
shows that selecting a 33
resistor would meet both
requirements. Note that the negative resistance value in the first equation indicates additional
margin. In this situation, the hold time is more critical and is dependent on the clock duty cycle.
Selecting a 5% clock would create a hold time problem unless either the required margin was
reduced or the maximum rise time was reduced.
In summary, one possible solution when using an SRAM with 7 ns setup is to use a 2.5% duty
series resistor.
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PDF描述 |
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