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參數(shù)資料
| 型號： | MT47H64M8CF-5EAT:F |
| 元件分類： | DRAM |
| 英文描述： | DDR DRAM, PBGA60 |
| 封裝： | 8 X 10 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 24/139頁 |
| 文件大小： | 9398K |
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Functional Block Diagrams
The DDR2 SDRAM is a high-speed CMOS, dynamic random access memory. It is inter-
nally configured as a multibank DRAM.
Figure 3: 128 Meg x 4 Functional Block Diagram
14
Row-
address
MUX
Control
logic
Column-
address
counter/
latch
Mode
registers
11
Command
decode
A0–A13,
BA0, BA1
14
Address
register
16
512
(x16)
8,192
I/O gating
DM mask logic
Column
decoder
Bank0
Memory
array
(16,384 x 512 x 16)
Bank0
row-
address
latch and
decoder
16,384
Sense amplifiers
Bank
control
logic
16
Bank1
Bank2
Bank3
14
9
2
Refresh
counter
4
2
RCVRS
16
CK out
Data
DQS, DQS#
internal
CK, CK#
COL0, COL1
CK in
DRVRS
DLL
MUX
DQS
generator
4
DQ0–DQ3
DQS, DQS#
2
Read
latch
Write
FIFO
and
drivers
Data
4
16
1
Mask
1
4
2
Bank1
Bank2
Bank3
Input
registers
DM
RAS#
CAS#
CK
CS#
WE#
CK#
CKE
ODT
VddQ
R1
R2
sw1 sw2
VssQ
sw1 sw2
ODT control
sw3
R3
sw3
R1
R2
sw1 sw2
R3
sw3
R1
R2
sw1 sw2
R3
sw3
512Mb: x4, x8, x16 DDR2 SDRAM
Functional Block Diagrams
PDF: 09005aef82f1e6e2
Rev. M 9/08 EN
12
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PDF描述 |
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