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參數(shù)資料
| 型號(hào)： | MT47H64M8CF-5EAT:F |
| 元件分類： | DRAM |
| 英文描述： | DDR DRAM, PBGA60 |
| 封裝： | 8 X 10 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 17/139頁 |
| 文件大?。?/td> | 9398K |
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Figure 63: WRITE Interrupted by WRITE
CK
CK#
Command
DQ
DQS, DQS#
WL = 3
WRITE1 a
T0
T1
T2
Don’t Care
Transitioning Data
DI
a
T3
T4
T5
T6
WRITE3 b
DI
b
T7
T8
T9
WL = 3
2-clock requirement
Address
A10
Valid6
Valid5
Valid4
NOP2
7
DI
a + 1
DI
a + 3
DI
a + 2
DI
b + 1
DI
b + 2
DI
b + 3
DI
b + 4
DI
b + 5
DI
b + 6
DI
b + 7
Notes: 1. BL = 8 required and auto precharge must be disabled (A10 = LOW).
2. The NOP or COMMAND INHIBIT commands are valid. The PRECHARGE command cannot
be issued to banks used for WRITEs at T0 and T2.
3. The interrupting WRITE command must be issued exactly 2 × tCK from previous WRITE.
4. The earliest WRITE-to-PRECHARGE timing for WRITE at T0 is WL + BL/2 + tWR where tWR
starts with T7 and not T5 (because BL = 8 from MR and not the truncated length).
5. The WRITE command can be issued to any valid bank and row address (WRITE command
at T0 and T2 can be either same bank or different bank).
6. Auto precharge can be either enabled (A10 = HIGH) or disabled (A10 = LOW) by the in-
terrupting WRITE command.
7. Subsequent rising DQS signals must align to the clock within tDQSS.
8. Example shown uses AL = 0; CL = 4, BL = 8.
512Mb: x4, x8, x16 DDR2 SDRAM
WRITE
PDF: 09005aef82f1e6e2
Rev. M 9/08 EN
113
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