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參數(shù)資料
| 型號(hào)： | MT47H64M8CF-5EAT:F |
| 元件分類： | DRAM |
| 英文描述： | DDR DRAM, PBGA60 |
| 封裝： | 8 X 10 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁(yè)數(shù)： | 18/139頁(yè) |
| 文件大小： | 9398K |
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Figure 64: WRITE-to-READ
tDQSS (NOM)
CK
CK#
Command
WRITE
NOP
Address
Bank a,
Col b
Bank a,
Col n
READ
T0
T1
T2
T3
T2n
T4
T5
T9n
T3n
T6
T7
T8
T9
tWTR1
CL = 3
DQ
DQS, DQS#
DM
DI
b
tDQSS (MIN)
DQ
DQS, DQS#
DM
DI
b
tDQSS (MAX)
DQ
DQS, DQS#
DM
DI
b
DI
Don’t Care
Transitioning Data
WL ± tDQSS
WL - tDQSS
WL + tDQSS
NOP
DI
2
Notes: 1. tWTR is required for any READ following a WRITE to the same device, but it is not re-
quired between module ranks.
2. Subsequent rising DQS signals must align to the clock within tDQSS.
3. DI b = data-in for column b; DO n = data-out from column n.
4. BL = 4, AL = 0, CL = 3; thus, WL = 2.
5. One subsequent element of data-in is applied in the programmed order following DI b.
6. tWTR is referenced from the first positive CK edge after the last data-in pair.
7. A10 is LOW with the WRITE command (auto precharge is disabled).
8. The number of clock cycles required to meet tWTR is either 2 or tWTR/tCK, whichever is
greater.
512Mb: x4, x8, x16 DDR2 SDRAM
WRITE
PDF: 09005aef82f1e6e2
Rev. M 9/08 EN
114
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