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參數(shù)資料
| 型號： | MT47H64M8CF-5EAT:F |
| 元件分類： | DRAM |
| 英文描述： | DDR DRAM, PBGA60 |
| 封裝： | 8 X 10 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 20/139頁 |
| 文件大?。?/td> | 9398K |
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Figure 66: Bank Write – Without Auto Precharge
CK
CK#
CKE
A10
tCK
tCH
tCL
RA
tRCD
tRAS
tRP
tWR
T0
T1
T2
T3
T5
T6
T6n
T7
T8
T9
T5n
NOP1
Command
3
5
ACT
RA
Col n
WRITE2
NOP1
One bank
All banks
Bank x
PRE
Bank x
NOP1
tDQSL tDQSH tWPST
Bank x4
DQ6
DM
DI
n
Don’t Care
Transitioning Data
WL ±tDQSS (NOM)
tWPRE
DQS, DQS#
Address
NOP1
WL = 2
T4
Bank select
Notes: 1. NOP commands are shown for ease of illustration; other commands may be valid at
these times.
2. BL = 4 and AL = 0 in the case shown.
3. Disable auto precharge.
4.
“Don’t Care” if A10 is HIGH at T9.
5. Subsequent rising DQS signals must align to the clock within tDQSS.
6. DI n = data-in for column n; subsequent elements are applied in the programmed order.
7. tDSH is applicable during tDQSS (MIN) and is referenced from CK T5 or T6.
8. tDSS is applicable during tDQSS (MAX) and is referenced from CK T6 or T7.
512Mb: x4, x8, x16 DDR2 SDRAM
WRITE
PDF: 09005aef82f1e6e2
Rev. M 9/08 EN
116
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相關PDF資料 |
PDF描述 |
|---|---|
| MT48H16M16LFBF-10IT | 16M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC8M16A2BB-6ALIT:G | 8M X 16 SYNCHRONOUS DRAM, 5.4 ns, PBGA60 |
| MT49H8M36HU-33 | 8M X 36 DDR DRAM, 0.3 ns, PBGA144 |
| MT4C1024DJ-6L | 1M X 1 FAST PAGE DRAM, 60 ns, PDSO20 |
| MT4C2M8A1DJ-7STR | 2M X 8 FAST PAGE DRAM, 70 ns, PDSO28 |
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參數(shù)描述 |
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