- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄385639 > MT46V64M8 (Micron Technology, Inc.) 16 Meg x 8 x 4 banks DDR SDRAM(16M x 8 x 4組,雙數(shù)據(jù)速率同步動態(tài)RAM) PDF資料下載
參數(shù)資料
| 型號： | MT46V64M8 |
| 廠商： | Micron Technology, Inc. |
| 英文描述： | 16 Meg x 8 x 4 banks DDR SDRAM(16M x 8 x 4組,雙數(shù)據(jù)速率同步動態(tài)RAM) |
| 中文描述： | 16梅格× 8 × 4銀行DDR SDRAM內(nèi)存（1,600 × 8 × 4組，雙數(shù)據(jù)速率同步動態(tài)RAM）的 |
| 文件頁數(shù)： | 33/70頁 |
| 文件大?。?/td> | 2524K |
| 代理商： | MT46V64M8 |
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33
512Mb: x4, x8, x16 DDR SDRAM
512Mx4x8x16DDR_A.p65
–
Rev. A; Pub 10/00
Micron Technology, Inc., reserves the right to change products or specifications without notice.
2000, Micron Technology, Inc.
512Mb: x4, x8, x16
DDR SDRAM
ADVANCE
Figure 21
WRITE to READ – Odd Number of Data, Interrupting
t
DQSS (NOM)
CK
CK#
COMMAND
WRITE
NOP
NOP
NOP
NOP
NOP
ADDRESS
Bank
a
,
Col
b
Bank
a
,
Col
n
READ
T0
T1
T2
T3
T2n
T4
T5
NOTE
: 1. DI
b
= data-in for column
b
.
2. An interrupted burst of 4 is shown; one data element is written.
3.tWTR is referenced from the first positive CK edge after the last desired data-in pair (not the last two data elements).
4. A10 is LOW with the WRITE command (auto precharge is disabled).
5. DQS is required at T1n, T2, and T2n (nominal case) to register DM.
6. If the burst of 8 was used, DM would not be required at T3 -T4n because the READ command would mask the last
four data elements.
T1n
T6
T6n
T5n
t
WTR
CL = 2
DQ
DQS
DM
DI
b
DI
n
t
DQSS (MIN)
CL = 2
DQ
DQS
DM
DI
b
DI
n
t
DQSS (MAX)
CL = 2
DQ
DQS
DM
DI
b
DI
n
DON
’
T CARE
TRANSITIONING DATA
t
DQSS
t
DQSS
t
DQSS
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PDF描述 |
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