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參數(shù)資料
| 型號： | MMC2001 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| 中文描述： | 32-BIT, 34 MHz, RISC PROCESSOR, PQFP144 |
| 封裝： | PLASTIC, TQFP-144 |
| 文件頁數(shù)： | 92/260頁 |
| 文件大小： | 3848K |
| 代理商： | MMC2001 |
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MOTOROLA
9-10
TIMER/RESET MODULE
MMC2001
REFERENCE MANUAL
9.5.7 Watchdog Timer in Debug Mode
In debug mode, the watchdog may either continue to run or be halted. If the WDBG
(watchdog debug enable) bit is set in the watchdog control register (WCR), the
watchdog is halted. At this point, the timer is stopped, but register read and write
accesses function normally. In this mode, the WCR one-time-write lock is disabled
and the control bits can be updated.
NOTE
If the WCR is updated in debug mode, it will remain updated when
debug mode is exited.
9.5.8 Watchdog Timer Programming Model
The watchdog programming model consists of a control register and a service regis-
ter.
9.5.8.1 Watchdog Control Register (WCR)
This register contains fields that control the operation of the watchdog in different
modes of operation. The write-once bits can only be written once after a reset condi-
tion. Subsequent attempts to write to them will not affect the data previously written.
Access this register with 32-bit loads and stores only.
Figure 9-10 Watchdog Control Register
WT — Watchdog Time-Out
The six-bit WT field contains the time-out value. These bits are reloaded into the
watchdog timer when it has been serviced. After reset, write WT before enabling the
watchdog. The value in WT is loaded into the watchdog counter after running the ser-
vice routine as well as on enabling the watchdog timer.
WCR
— Watchdog Control Register
1000101C
31
0
30
0
29
0
28
0
27
0
26
0
25
0
24
0
23
0
22
0
21
0
20
0
19
0
18
0
17
0
16
0
R
W
RESET:
15
14
13
12
11
10
9
0
8
0
7
0
6
0
5
0
4
0
3
2
1
0
R
W
RESET:
WT
WSTP
WDE
WDBG WDZE
0
0
0
0
0
0
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0
0
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