參數(shù)資料
型號： MC68LNC705C9ACFN
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PQCC44
封裝： PLASTIC, LCC-44
文件頁數(shù)： 50/177頁
文件大小： 1941K
代理商： MC68LNC705C9ACFN
Electrical Specifications
3.3- Vdc Serial Peirpheral Interface Timing
MC68HC705C9A — Rev. 4.0
Advance Information
MOTOROLA
Electrical Specifications
143
12.11 3.3- Vdc Serial Peirpheral Interface Timing
No.
Characteristic(1)
1. V
DD = 3.3 Vdc ± 0.3 Vdc; VSS = 0 Vdc, TA = –40 to +85 °C, unless otherwise noted. Refer to Figure 12-9 and Figure 12-10.
Symbol
Min
Max
Unit
Operating frequency
Master
Slave
f
OP
(M)
f
OP
(S)
dc
0.5
1.0
f
OP
MHz
1
Cycle time
Master
Slave
t
CYC
(M)
t
CYC
(S)
2.0
1.0
—
t
CYC
s
2
Enable lead time
Master
Slave
t
LEAD
(M)
t
LEAD
(S)
(2)
500
2. Signal production depends on software.
—
ns
3
Enable lag time
Master
Slave
t
LAG
(M)
t
LAG
(S)
(2)
1.5
—
ns
s
4
Clock (SCK) high time
Master
Slave
t
W
(SCKH)M
t
W
(SCKH)S
720
400
—
ns
5
Clock (SCK) low time
Master
Slave
t
W
(SCKL)M
t
W
(SCKL)S
720
400
—
ns
6
Data setup time (inputs)
Master
Slave
t
SU
(M)
t
SU
(S)
200
—
ns
7
Data hold time (inputs)
Master
Slave
t
H
(M)
t
H
(S)
200
—
ns
8
Slave access time (time to data active from
high-impedance state)
t
A
0
250
ns
9
Slave disable time (hold time to high-impedance state)
t
DIS
—
500
ns
10
Data valid
Master (before capture edge)
Slave (after enable edge)(3)
3. Assumes 200 pF load on all SPI pins.
t
V
(M)
t
V
(S)
0.25
—
500
t
CYC
(M)
ns
11
Data hold time (outputs)
Master (after capture edge)
Slave (after enable edge)
t
HO
(M)
t
HO
(S)
0.25
0
—
t
CYC
(M)
ns
12
Rise time (20% V
DD to 70% VDD, CL = 200 pF)
SPI outputs (SCK, MOSI, and MISO)
SPI inputs (SCK, MOSI, MISO, and SS)
t
RM
t
RS
—
200
2.0
ns
s
13
Fall time (70% V
DD to 20% VDD, CL = 200 pF)
SPI outputs (SCK, MOSI, and MISO)
SPI inputs (SCK, MOSI, MISO, and SS)
t
FM
t
FS
—
200
2.0
ns
s
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PDF描述
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