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參數(shù)資料
| 型號： | MC68HC08SR12 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | M68HC08 Microcontrollers |
| 中文描述： | M68HC08系列微控制器 |
| 文件頁數(shù)： | 377/404頁 |
| 文件大?。?/td> | 1666K |
| 代理商： | MC68HC08SR12 |
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Electrical Specifications
5.0V Control Timing
MC68HC908SR12MC68HC08SR12 — Rev. 5.0
Data Sheet
Freescale Semiconductor
Electrical Specifications
377
24.8 5.0V Control Timing
24.9 3.0V Control Timing
Low-voltage inhibit, trip voltage
(No hysteresis implemented for 3V LVI)
V
LVI3
2.32
2.49
2.68
V
Schmitt trigger input low level trip voltage
RST, IRQ1, IRQ2, KBI[0:7]
V
SCMTL
—
0.8
—
V
Schmitt trigger input high level trip voltage
RST, IRQ1, IRQ2, KBI[0:7]
V
SCMTH
—
1.2
—
V
Notes
:
1. V
DD
= 2.7 to 3.3 Vdc, V
SS
= 0 Vdc, T
A
= T
L
to T
H
, unless otherwise noted.
2. Typical values reflect average measurements at midpoint of voltage range, 25
°
C only.
3. Run (operating) I
DD
measured using external square wave clock source. All inputs 0.2 V from rail. No dc loads. Less than
100 pF on all outputs. C
L
= 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects run I
DD
.
Measured with all modules enabled.
4. Wait I
DD
measured using external square wave clock source. All inputs 0.2 V from rail. No dc loads. Less than 100 pF on
all outputs. C
L
= 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects wait I
DD
.
5. STOP I
DD
measured with OSC1 grounded, no port pins sourcing current.
6. Maximum is highest voltage that POR is guaranteed.
7. If minimum V
DD
is not reached before the internal POR reset is released,
RST
must be driven low externally until minimum
V
DD
is reached.
8. R
PU1
and
R
PU2
are measured at
V
DD
= 5.0V.
Table 24-6. 5V Control Timing
Characteristic
(1)
Notes
:
1. V
SS
= 0 Vdc; timing shown with respect to 20% V
DD
and 70% V
DD
, unless otherwise noted.
2. Some modules may require a minimum frequency greater than dc for proper operation; see appropriate table for this
information.
3. Minimum pulse width reset is guaranteed to be recognized. It is possible for a smaller pulse width to cause a reset.
Symbol
Min
Max
Unit
Internal operating frequency
(2)
f
OP
—
8.0
MHz
RST input pulse width low
(3)
t
IRL
750
—
ns
Table 24-7. 3V Control Timing
Characteristic
(1)
Notes
:
1. V
SS
= 0 Vdc; timing shown with respect to 20% V
DD
and 70% V
DD
, unless otherwise noted.
2. Some modules may require a minimum frequency greater than dc for proper operation; see appropriate table for this
information.
3. Minimum pulse width reset is guaranteed to be recognized. It is possible for a smaller pulse width to cause a reset.
Symbol
Min
Max
Unit
Internal operating frequency
(2)
f
OP
—
4.0
MHz
RST input pulse width low
(3)
t
IRL
1.5
—
μ
s
Table 24-5. 3V DC Electrical Characteristics
Characteristic
(1)
Symbol
Min
Typ
(2)
Max
Unit
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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