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參數(shù)資料
| 型號： | ISP1761BE,518 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT425-1, LQFP-128 |
| 文件頁數(shù)： | 17/164頁 |
| 文件大?。?/td> | 767K |
| 代理商： | ISP1761BE,518 |
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ISP1761_5
NXP B.V. 2008. All rights reserved.
Product data sheet
Rev. 05 — 13 March 2008
112 of 163
NXP Semiconductors
ISP1761
Hi-Speed USB OTG controller
10.6.3 Data Port register
This register provides direct access for a microcontroller to the FIFO of the indexed
endpoint.
Peripheral to host (IN endpoint): After each write, an internal counter is automatically
incremented, by two in 16-bit mode and four in 32-bit mode, to the next location in the TX
FIFO. When all bytes have been written (FIFO byte count = endpoint MaxPacketSize), the
buffer is automatically validated. The data packet will then be sent on the next IN token.
Whenever required, the Control Function register (bit VENDP) can validate the endpoint
whose byte count is less than MaxPacketSize.
Remark: The buffer can automatically be validated using the Buffer Length register.
Host to peripheral (OUT endpoint): After each read, an internal counter is automatically
decremented, by two in 16-bit mode and four in 32-bit mode, to the next location in the RX
FIFO. When all bytes have been read, the buffer contents are automatically cleared. A
new data packet can then be received on the next OUT token. Buffer contents can also be
cleared through the Control Function register (bit CLBUF), whenever it is necessary to
forcefully clear contents.
The Data Port register description when the ISP1761 is in 32-bit mode is given in
The Data Port register description when the ISP1761 is in 16-bit mode is given in
10.6.4 Buffer Length register
This register determines the current packet size (DATACOUNT) of the indexed endpoint
FIFO. The bit description is given in Table 116.
The Buffer Length register is automatically loaded with the FIFO size, when the Endpoint
MaxPacketSize register is written (see Table 120). A smaller value can be written when
required. After a bus reset, the Buffer Length register is made zero.
IN endpoint: When the data transfer is performed in multiples of MaxPacketSize, the
Buffer Length register is not signicant. This register is useful only when transferring data
that is not a multiple of MaxPacketSize. The following two examples demonstrate the
signicance of the Buffer Length register.
Example 1: Consider that the transfer size is 512 bytes and the MaxPacketSize is
programmed as 64 bytes, the Buffer Length register need not be lled. This is because the
transfer size is a multiple of MaxPacketSize, and MaxPacketSize packets will be
automatically validated because the last packet is also of MaxPacketSize.
Table 114. Data Port register (address 0220h) bit description
Bit
Symbol
Access
Value
Description
31 to 0
DATAPORT
[31:0]
R/W
0000 0000h
Data Port: A 500 ns delay starting from the reception of the endpoint
interrupt may be required for the rst read from the data port.
Table 115. Data Port register (address 0220h) bit description
Bit
Symbol
Access
Value
Description
15 to 0
DATAPORT
[15:0]
R/W
0000 0000h
Data Port: A 500 ns delay starting from the reception of the endpoint
interrupt may be required for the rst read from the data port.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ITR8307 | SPECIALTY OPTOELECTRONIC DEVICE |
| IXF1010 | 10 CHANNEL(S), 1000M bps, LOCAL AREA NETWORK CONTROLLER, CBGA552 |
| JANTX1N3595US-1 | 0.15 A, SILICON, SIGNAL DIODE |
| JAN1N3595US-1 | 0.15 A, SILICON, SIGNAL DIODE |
| JANTXV1N3595US-1 | 0.15 A, SILICON, SIGNAL DIODE |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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