參數(shù)資料
型號： GCIXP1250-166
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 129/148頁
文件大?。?/td> 1601K
代理商： GCIXP1250-166
Intel
IXP1250 Network Processor
Datasheet
129
4.3.8.4
SRAM Bus - BootROM and SlowPort Timings
Timing for the BootROM and SlowPort areas are programmable through the SRAM configuration
registers described in the
IXP1200 Network Processor Family Micrcode Programmer’s Reference
Manual Manual
. The designer should refer to this manual to understand restrictions in selecting
timing values. Each timing illustration shows the appropriate register settings to generate the
timing shown.
4.3.8.5
SRAM Bus - BootRom Signal Protocol and Timing
Figure 68. BootROM Read
A8615-01
2
1
0
11
10
9
8
7
6
5
4
3
2
1
0
11
Example for the following setting in SRAM registers
SRAM_SLOW_CONFIG
7:0
15:8
31:16
RES
0x0B
0x0B
SLOW__EN_L Deassert. (3)
SLOW__EN_L Assert (10)
SLOW_RD_L/SLOW_WE_L Deassert. (5)
SLOW_RD_L/SLOW_WE_L Assert. (9)
10
Cycle Count =
9
BootROM Cycle Count (11)
Cycle time = Cycle Count + 1 (12 cycles)
Boot ROM Chip select signal
SLOW_EN_L & CE_L<3:0>
Externally Generated Signal
BootROM Cycle Count (11)
SLOW_EN_L Assert. (10)
SLOW_RD_L Assert. (9)
SLOW_RD_L Deassert. (5)
SLOW_EN_L Deassert. (3)
7:0
03
15:8
0A
23:16
05
31:24
09
SRAM_BOOT_CONFIG
SRAM SlowPort Cycle Count (Does not apply to BootROM)
Valid CE
Valid Address
Valid CE
Valid
SCLK
A<18:0>
DQ<31:0>
SLOW_EN_L
MRD_L
FWE_L
LOW_EN_L
CH_L<3:0>
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PDF描述
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