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參數(shù)資料
| 型號(hào)： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 95/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計(jì)： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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4–4
Altera Corporation
Stratix Device Handbook, Volume 1
January 2006
Operating Conditions
Table 4–7. 1.8-V I/O Specifications
Symbol
Parameter
Conditions
Minimum
Maximum
Unit
VCCIO
Output supply voltage
1.65
1.95
V
VIH
High-level input voltage
0.65
× V
CCIO
2.25
V
VIL
Low-level input voltage
–0.3
0.35
× VCCIO
V
VOH
High-level output voltage
V
VOL
Low-level output voltage
0.45
V
Table 4–8. 1.5-V I/O Specifications
Symbol
Parameter
Conditions
Minimum
Maximum
Unit
VCCIO
Output supply voltage
1.4
1.6
V
VIH
High-level input voltage
0.65
× VCCIO VCCIO + 0.3
V
VIL
Low-level input voltage
–0.3
0.35
× V
CCIO
V
VOH
High-level output voltage
0.75
× V
CCIO
V
VOL
Low-level output voltage
0.25
× VCCIO
V
Notes to Tables 4–1 through 4–8:
(1)
See the Operating Requirements for Altera Devices Data Sheet.
(2)
Conditions beyond those listed in Table 4–1 may cause permanent damage to a device. Additionally, device
operation at the absolute maximum ratings for extended periods of time may have adverse affects on the device.
(3)
Minimum DC input is –0.5 V. During transitions, the inputs may undershoot to –2.0 V for input currents less than
100 mA and periods shorter than 20 ns, or overshoot to the voltage shown in Table 4–9, based on input duty cycle
for input currents less than 100 mA. The overshoot is dependent upon duty cycle of the signal. The DC case is
equivalent to 100% duty cycle.
(4)
Maximum VCC rise time is 100 ms, and VCC must rise monotonically.
(5)
VCCIO maximum and minimum conditions for LVPECL, LVDS, and 3.3-V PCML are shown in parentheses.
(6)
All pins, including dedicated inputs, clock, I/O, and JTAG pins, may be driven before VCCINT and VCCIO are
powered.
(7)
Typical values are for TA = 25°C, VCCINT = 1.5 V, and VCCIO = 1.5 V, 1.8 V, 2.5 V, and 3.3 V.
(8)
This value is specified for normal device operation. The value may vary during power-up. This applies for all
VCCIO settings (3.3, 2.5, 1.8, and 1.5 V).
(9)
Pin pull-up resistance values will lower if an external source drives the pin higher than VCCIO.
(10) Drive strength is programmable according to the values shown in the Stratix Architecture chapter of the Stratix
Device Handbook, Volume 1.
Table 4–9. Overshoot Input Voltage with Respect to Duty Cycle (Part 1 of 2)
Vin (V)
Maximum Duty Cycle (%)
4.0
100
4.1
90
4.2
50
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