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參數(shù)資料
| 型號(hào)： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 424/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計(jì)： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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5–8
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Principles of SERDES Operation
Figure 5–3. Stratix High-Speed Interface Deserialized in
×10 Mode
Notes to Figure 5–3:
(1)
W = 1, 2, 4, 7, 8, or 10.
J = 4, 7, 8, or 10.
W does not have to equal J. When J = 1 or 2, the deserializer is bypassed. When J = 2, the device uses DDRIO registers.
(2)
This figure does not show additional circuitry for clock or data manipulation.
Figure 5–4. Receiver Timing Diagram
PD0
PD1
PD2
PD3
PD4
PD5
PD6
PD7
PD8
PD9
PD0
PD1
PD2
PD3
PD4
PD5
PD6
PD7
PD8
PD9
PD0
PD1
PD2
PD3
PD4
PD5
PD6
PD7
PD8
PD9
Stratix
Logic Array
Receiver Circuit
Serial Shift
Registers
Parallel
Registers
Parallel
Registers
Fast
PLL (2)
RXIN+
RXIN
RXCLKIN+
RXCLKIN
×W
×W/J (1)
RXLOADEN
TXLOADEN
RXLOADEN
Internal
×1 clock
Internal
×10 clock
Receiver
data input
n – 1
n – 0
9
8
7
6
5
4
3
2
1
0
RXLOADEN
Internal
×1 clock
Internal
×10 clock
Receiver
data input
n – 1
n – 0
9
8
7
6
5
4
3
2
1
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| EP1S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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