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參數(shù)資料
| 型號： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 672/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計(jì)： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Altera Corporation
10–19
July 2005
Stratix Device Handbook, Volume 2
Transitioning APEX Designs to Stratix & Stratix GX Devices
The dedicated clock pins in Stratix and Stratix GX devices can feed the
PLL clock inputs, the global clock networks, and the regional clock
networks. PLL outputs and internally-generated signals can also drive
the global clock network. These global clocks are available throughout
the entire device to clock all device resources.
Stratix and Stratix GX devices are divided into four quadrants, each
equipped with four regional clock networks. The regional clock network
can be fed by either the dedicated clock pins or the PLL outputs within its
device quadrant. The regional clock network can only feed device
resources within its particular device quadrant.
Each Stratix and Stratix GX device provides eight dedicated fast clock
I/O pins FCLK[7..0] versus four dedicated fast I/O pins in APEX II
and APEX 20K devices. The fast regional clock network can be fed by
these dedicated FCLK[7..0] pins or by the I/O interconnect. The I/O
interconnect allows internal logic or any I/O pin to drive the fast regional
clock network. The fast regional clock network is available for general-
purpose clocking as well as high fan-out control signals such as clear,
preset, enable, TRDY and IRDY for PCI applications, or bidirectional or
output pins.
EP1S25 and smaller devices have eight fast regional clock networks, two
per device quadrant. The quadrants in EP1S30 and larger devices are
divided in half, and each half-quadrant can be clocked by one of the eight
fast regional networks. Additionally, each fast regional clock network can
drive its neighboring half-quadrant (within the same device quadrant).
PLLs
Table 10–6 highlights Stratix and Stratix GX PLL enhancements to
existing APEX II, APEX 20KE and APEX 20KC PLL features.
Table 10–6. Stratix & Stratix GX PLL vs. APEX II, APEX 20KE & APEX 20KC PLL Features (Part 1 of 2)
Feature
Stratix & Stratix GX
APEX II PLLs
APEX 20KE &
APEX 20KC PLLs
Enhanced PLLs
Fast PLLs
Number of PLLs
Two (EP1S30 and
smaller devices);
four (EP1S40 and
larger devices) (9)
Four (EP1S25 and
smaller devices);
eight (EP1S30
and larger
devices) (10)
Four general-
purpose PLLs and
four LVDS PLLs
Up to four general-
purpose PLLs. Up
to two LVDS PLLs.
Minimum input frequency
3 MHz
15 MHz
1.5 MHz
Maximum input frequency
420 MHz
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
| ASM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S-3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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