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參數(shù)資料
| 型號： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 476/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Altera Corporation
5–55
July 2005
Stratix Device Handbook, Volume 2
High-Speed Differential I/O Interfaces in Stratix Devices
EP1S25
672-pin FineLine BGA
672-pin BGA
Transmitter
56
624 (4)
14
624 (3)
28
Receiver
58
624 (4)
14
15
14
624 (3)
29
780-pin FineLine BGA
Transmitter
70
840
18
17
18
840 (3)
35
Receiver
66
840
17
16
17
840 (3)
33
1,020-pin FineLine
BGA
Transmitter
78
840
19
20
19
840 (3)
39
Receiver
78
840
19
20
19
840 (3)
39
Notes to Table 5–10:
(1)
The first row for each transmitter or receiver reports the number of channels driven directly by the PLL. The second
row below it shows the maximum channels a PLL can drive if cross bank channels are used from the adjacent center
PLL. For example, in the 484-pin FineLine BGA EP1S10 device, PLL 1 can drive a maximum of five channels at
840 Mbps or a maximum of 10 channels at 840 Mbps. The Quartus II software may also merge receiver and
transmitter PLLs when a receiver is driving a transmitter. In this case, one fast PLL can drive both the maximum
numbers of receiver and transmitter channels.
(2)
The number of channels listed includes the transmitter clock output (tx_outclock) channel. If the design
requires a DDR clock, it can use an extra data channel.
(3)
These channels span across two I/O banks per side of the device. When a center PLL clocks channels in the
opposite bank on the same side of the device it is called cross-bank PLL support. Both center PLLs can clock cross-
bank channels simultaneously if, for example, PLL_1 is clocking all RX channels and PLL_2 is clocking all TX
channels. You cannot have two adjacent PLLs simultaneously clocking cross-bank RX channels or two adjacent
PLLs simultaneously clocking TX channels. Cross-bank allows for all receiver channels on one side of the device to
be clocked on one clock while all transmitter channels on the device are clocked on the other center PLL. Crossbank
PLLs are supported at full-speed, 840 Mbps. For wire-bond devices, the full-speed is 624 Mbps.
(4)
These values show the channels available for each PLL without crossing another bank.
Table 5–10. EP1S10, EP1S20 & EP1S25 Device Differential Channels (Part 2 of 2) Note (1)
Device
Package
Transmitter/
Receiver
Total
Channels
Maximum
Speed
(Mbps)
Center Fast PLLs
PLL 1
PLL 2
PLL 3
PLL 4
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| EP1S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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