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參數(shù)資料
| 型號： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 239/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Altera Corporation
1–3
July 2005
Stratix Device Handbook, Volume 2
General-Purpose PLLs in Stratix & Stratix GX Devices
Table 1–3 shows the enhanced and fast PLL features in Stratix and
Stratix GX devices.
Table 1–3. Stratix & Stratix GX PLL Features
Feature
Enhanced PLL
Fast PLL
Clock multiplication and division
m/(n
× post-scale counter) (1)
m/(post-scale counter) (2)
Phase shift
Clock switchover
v
PLL reconfiguration
v
Programmable bandwidth
v
Spread spectrum clocking
v
Programmable duty cycle
vv
Number of internal clock outputs
6
3 (5)
Number of external clock outputs
Four differential/eight singled-ended
or one single-ended (6)
Number of feedback clock inputs
2 (8)
Notes to Table 1–3:
(1)
For enhanced PLLs, m, n, range from 1 to 512 and post-scale counters g, l, e range from 1 to 1024 with 50% duty
cycle. With a non-50% duty cycle the post-scale counters g, l, e range from 1 to 512.
(2)
For fast PLLs, m, n, and post-scale counters range from 1 to 32.
(3)
The smallest phase shift is determined by the voltage controlled oscillator (VCO) period divided by 8.
(4)
For degree increments, Stratix and Stratix GX devices can shift all output frequencies in increments of at least 45
° .
Smaller degree increments are possible depending on the frequency and divide parameters.
(5)
PLLs 7, 8, 9, and 10 have two output ports per PLL. PLLs 1, 2, 3, and 4 have three output ports per PLL. On Stratix
GX devices, PLLs 3, 4, 9, and 10 are not available for general-purpose use.
(6)
Every Stratix and Stratix GX device has two enhanced PLLs (PLLs 5 and 6) with either eight single-ended outputs
or four differential outputs each. Two additional enhanced PLLs (PLLs 11 and 12) in EP1S80, EP1S60, EP1S40 (PLL
11 and 12 not supported for F780 package), and EP1SGX40 devices each have one single-ended output.
(7)
Fast PLLs can drive to any I/O pin as an external clock. For high-speed differential I/O pins, the device uses a data
channel to generate txclkout.
(8)
Every Stratix and Stratix GX device has two enhanced PLLs with one single-ended or differential external feedback
input per PLL.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
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| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
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參數(shù)描述 |
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| EP1S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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