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參數(shù)資料
| 型號： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 673/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計(jì)： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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10–20
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
PLLs & Clock Networks
Enhanced PLLs
Stratix and Stratix GX devices provide up to four enhanced PLLs with
advanced PLL features. In addition to the feature changes mentioned in
Table 10–6, Stratix and Stratix GX device PLLs include many new,
Internal clock outputs per
PLL
63 (3)
22
External clock outputs per
PLL
Four
differential/eight
singled-ended or
one single-ended
Yes (5)
11
Phase Shift
Down to 160-ps
increments (6)
Down to 125-ps
increments (6)
500-ps to 1-ns
resolution
0.4- to 1-ns
resolution
Time shift
250-ps increments
for ± 3 ns (7)
No
M counter values
1 to 512
1 to 32
1 to 160
2 to 160
N counter values
1 to 512
N/A
1 to 16
PLL clock input sharing
No
Yes
T1/E1 rate conversion (8)
No
Yes
Notes to Table 10–6:
(1)
EP20K200E and smaller devices only have two general-purpose PLLs. EP20K400E and larger devices have two
LVDS PLLs and four general-purpose PLLs. For more information, see AN 115: Using the ClockLock & ClockBoost
PLL Features in APEX Devices.
(2)
The maximum input frequency for Stratix and Stratix GX enhanced PLLs depends on the I/O standard used with
that input clock pin. For more information, see the Stratix Device Family Data Sheet section of the Stratix Device
Handbook, Volume 1 or the Stratix GX Device Family Data Sheet section of the Stratix GX Device Handbook, Volume 1.
(3)
Fast PLLs 1, 2, 3, and 4 have three internal clock output ports per PLL. Fast PLLs 7, 8, 9, and 10 have two internal
clock output ports per PLL.
(4)
Every Stratix device has two enhanced PLLs with eight single-ended or four differential outputs each. Two
additional enhanced PLLs in EP1S80, EP1S60, and EP1S40 devices each have one single-ended output.
(5)
Any I/O pin can be driven by the fast PLL global or regional outputs as an external clock output pin.
(6)
The smallest phase shift unit is determined by the voltage-controlled oscillator (VCO) period divided by 8.
(7)
There is a maximum of 3 ns between any two PLL clock outputs.
(8)
The T1 clock frequency is 1.544 MHz and the E1 clock frequency is 2.048 MHz, which violates the minimum clock
input frequency requirement of the Stratix PLL.
(9)
Stratix GX EP1SGX10 and EP1SGX25 contain two. EP1SGX40 contains four.
(10) Stratix GX EP1SGX10 and EP1SGX25 contain two. EP1SGX40 contains four.
(11) Stratix GX supports clock rates of 1 Gbps using DPA.
Table 10–6. Stratix & Stratix GX PLL vs. APEX II, APEX 20KE & APEX 20KC PLL Features (Part 2 of 2)
Feature
Stratix & Stratix GX
APEX II PLLs
APEX 20KE &
APEX 20KC PLLs
Enhanced PLLs
Fast PLLs
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
| ASM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S-3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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