參數資料
型號: DSF10K
廠商: Altera Corporation
英文描述: EMBEDDED PROGRAMMABLE LOGIC FAMILY
中文描述: 嵌入式可編程邏輯系列
文件頁數: 56/138頁
文件大小: 2116K
代理商: DSF10K
56
Altera Corporation
FLEX 10K Embedded Programmable Logic Family Data Sheet
Figure 28. Synchronous Bidirectional Pin External Timing Model
Note:
(1)
The output enable and input registers are LE registers in the lab adjacent to the
bidirectional pin.
Tables 32
through
36
describe the FLEX 10K device internal timing
parameters. These internal timing parameters are expressed as worst-case
values. Using hand calculations, these parameters can be used to estimate
design performance. However, before committing designs to silicon,
actual worst-case performance should be modeled using timing
simulation and analysis.
Tables 37
through
39
describe FLEX 10K external
timing parameters.
PRN
D
CLRN
Q
PRN
D
CLRN
Q
PRN
D
CLRN
Q
Dedicated
Clock
(1)
(1)
Bidirectional
Pin
IOE Register
Table 32. LE Timing Microparameters (Part 1 of 2)
Note (1)
Symbol
Parameter
Conditions
t
LUT
t
CLUT
t
RLUT
t
PACKED
t
EN
t
CICO
t
CGEN
t
CGENR
t
CASC
t
C
LUT delay for data-in
LUT delay for carry-in
LUT delay for LE register feedback
Data-in to packed register delay
LE register enable delay
Carry-in to carry-out delay
Data-in to carry-out delay
LE register feedback to carry-out delay
Cascade-in to cascade-out delay
LE register control signal delay
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