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參數(shù)資料
| 型號(hào)： | B80546PG0721M |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 2800 MHz, MICROPROCESSOR, CPGA478 |
| 封裝： | 1.27 MM PITCH, FLIP CHIP, MICRO PGA-478 |
| 文件頁(yè)數(shù)： | 68/80頁(yè) |
| 文件大?。?/td> | 1845K |
| 代理商： | B80546PG0721M |
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71
XMEGA C3 [DATASHEET]
8361D–AVR–07/2013
35.6 ADC characteristics
Table 35-8. Power supply, reference and input range.
Table 35-9. Clock and timing.
Symbol
Parameter
Condition
Min.
Typ.
Max.
Units
AVCC
Analog supply voltage
VCC- 0.3
VCC+ 0.3
V
VREF
Reference voltage
1
AVCC- 0.6
Rin
Input resistance
Switched
4.5
k
Cin
Input capacitance
Switched
5
pF
RAREF
Reference input resistance
(leakage only)
>10
M
CAREF
Reference input capacitance
Static load
7
pF
Vin
Input range
0
VREF
V
Conversion range
Differential mode, Vinp - Vinn
-VREF
VREF
Conversion range
Single ended unsigned mode, Vinp
-
V
VREF-V
V
Fixed offset voltage
200
lsb
Symbol
Parameter
Condition
Min.
Typ.
Max.
Units
ClkADC
ADC clock frequency
Maximum is 1/4 of peripheral clock
frequency
100
1800
kHz
Measuring internal signals
100
125
fClkADC
Sample rate
16
300
ksps
fADC
Sample rate
Current limitation (CURRLIMIT) off
16
300
CURRLIMIT = LOW
16
250
CURRLIMIT = MEDIUM
16
150
CURRLIMIT = HIGH
16
50
Sampling time
Configureable in steps of 1/2 ClkADC cycles
up to 32 ClkADC cycles
0.28
320
μs
Conversion time (latency)
(RES+1)/2 + GAIN
RES (Resolution) = 8 or 12, GAIN=0 to 3
5.5
10
ClkADC
cycles
Start-up time
ADC clock cycles
12
24
ADC settling time
After changing reference or input mode
7
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