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參數(shù)資料
| 型號： | ADUC7032BSTZ-8V-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 98/128頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BATTERY SENSOR PREC 48-LQFP |
| 標準包裝： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 連通性： | LIN，SPI，UART/USART |
| 外圍設備： | POR，PSM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 9 |
| 程序存儲器容量： | 96KB（48K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 1.5K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 數(shù)據(jù)轉換器： | A/D 2x16b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 48-LQFP |
| 包裝： | 標準包裝 |
| 其它名稱： | ADUC7032BSTZ-8V-RLDKR |
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Preliminary Technical Data
ADuC7032
Rev. PrD | Page 71 of 128
POWCON Register :
Name :
POWCON
Address :
0xFFFF0408
Default Value :
0x079
Access :
Read/Write
Function :
This 8-bit register allows user code dynamically enter various Low Power modes and modify the CD divider which
controls the speed of the ARM7TDMI Core.
Table 37 : POWCON MMR bit designations
Bit
Description
31-8
Reserved
7
Precision 131kHz Input Enable:
Cleared by the user to Power down the Precision 131kHz Input Enable.
Set by the user to enable the Precision 131kHz Input Enable. The Precision 131kHz oscillator must also be enabled via
HVCFG0[6]. Setting this bit increases current consumption by approximately 50uA and should be disabled when not in use.
6
XTAL Power Down:
Cleared by the user to Power down the external crystal circuitry.
Set by the user to enable the external crystal circuitry.
5
PLL Power Down1:
This bit is cleared to 0 to power down the PLL. The PLL can not be powered down if either the core or peripherals are enabled:
Bits 3, 4 and 5 must be cleared simultaneously.
Set by default, and set by hardware on a wake up event
4
Peripherals2,3, 4Power Down:
Cleared to power down the peripherals. The peripherals cannot be powered down if the core is enabled: bits 3 and 4 must be
cleared simultaneously.
Set by default, or and by hardware on a wake up event
3
Core Power Down:5
Cleared to power down the ARM Core
Set by default, and set by hardware on a wake up event
CD Core clock divider bits:
000
20.48 MHz
48.83ns
001
10.24 MHz
97.66ns
010
5.12 MHz
195.31ns
011
2.56 MHz
390.63ns
100
1.28 MHz
781.25ns
101
640 kHz
1.56s
110
320 kHz
3.125s
2-0
111
160 kHz
6.25s
1 Timer peripherals will be powered down if driven from the PLL Output clock. Timers driven from an active clock source will stay in normal power mode.
2 The peripherals that are powered down by this bit are as follows:
SRAM, Flash/EE Memory and GPIO Interfaces
SPI and UART Serial Ports
3 LIN can still respond to wake-up events even if this bit is cleared.
4 Wake-Up Timer (Timer2) can still be active if driven from low power oscillator even if this bit is set.
5 If user code powers down the MCU, a dummy MCU cycle should be included after the power-down command is written to POWCON.
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