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參數(shù)資料
| 型號： | AD9522-1/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 66/84頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR AD9522-1 CLK GEN |
| 設(shè)計(jì)資源： | AD9522 Eval Board Schematic AD9522 BOM |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 計(jì)時(shí)，時(shí)鐘發(fā)生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9522-1 |
| 主要屬性： | 12 LVDS/24 CMOS 輸出，2.4 GHz VCO |
| 次要屬性： | I²C & SPI 接口 |
| 已供物品： | 板 |
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AD9522-1
Rev. 0 | Page 69 of 84
Reg.
Addr
(Hex) Bit(s) Name
Description
[7]
[6]
[5] [4]
[3]
[2]
Level or
Dynamic
Signal
Signal at STATUS Pin
1
0
1
0
DYN
Unselected reference to PLL (not available when in
differential mode).
1
0
1
0
1
LVL
Status of selected reference (status of differential reference);
active low.
1
0
1
0
LVL
Status of unselected reference (not available in differential
mode); active low.
1
0
1
LVL
Status of REF1 frequency (active low).
1
0
LVL
Status of REF2 frequency (active low).
1
0
1
LVL
(Status of REF1 frequency) AND (status of REF2 frequency).
1
0
1
0
LVL
(DLD) AND (Status of selected reference) AND (status of VCO).
1
0
1
LVL
Status of VCO frequency (active low).
1
0
LVL
Selected reference (low = REF2, high = REF1).
1
0
1
LVL
DLD (active low).
1
0
LVL
Holdover active (active low).
1
LVL
LD pin comparator output (active low).
017
[1:0]
Antibacklash
pulse width
[1]
[0]
Antibacklash Pulse Width (ns)
0
2.9 (default)
0
1
1.3
1
0
6.0
1
2.9
018
[7]
Enable CMOS
reference input
dc offset
Enables dc offset in single-ended CMOS input mode to prevent chattering when ac-coupled and input is lost.
[7] = 0; disable dc offset (default).
[7] = 1; enable dc offset.
018
[6:5]
Lock detect
counter
Required consecutive number of PFD cycles with edges inside lock detect window before the DLD indicates
a locked condition.
[6]
[5]
PFD Cycles to Determine Lock
0
5 (default)
0
1
16
1
0
64
1
255
018
[4]
Digital lock
detect window
If the time difference of the rising edges at the inputs to the PFD are less than the lock detect window time,
the digital lock detect flag is set. The flag remains set until the time difference is greater than the loss-of-lock
threshold.
[4] = 0; high range (default).
[4] = 1; low range.
018
[3]
Disable digital
lock detect
Digital lock detect operation.
[3] = 0; normal lock detect operation (default).
[3] = 1; disable lock detect.
018
[2:1]
VCO calibration
divider
Divider used to generate the VCO calibration clock from the PLL reference clock (see the VCO Calibration section for
the recommended setting of the VCO calibration divider based on the PFD rate).
[2]
[1]
VCO Calibration Clock Divider
0
2
0
1
4
1
0
8
1
16 (default)
相關(guān)PDF資料 |
PDF描述 |
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| AD9522-2BCPZ-REEL7 | 功能描述:IC CLOCK GEN 2.2GHZ VCO 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準(zhǔn)包裝:2,000 系列:- 類型:PLL 時(shí)鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應(yīng)商設(shè)備封裝:32-TQFP（7x7） 包裝:帶卷 (TR) |
| AD9522-3 | 制造商:AD 制造商全稱:Analog Devices 功能描述:12 LVDS/24 CMOS Output Clock Generator with Integrated 2 GHz VCO |
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