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參數(shù)資料
| 型號： | AD9522-1/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 65/84頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR AD9522-1 CLK GEN |
| 設(shè)計資源： | AD9522 Eval Board Schematic AD9522 BOM |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 計時，時鐘發(fā)生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9522-1 |
| 主要屬性： | 12 LVDS/24 CMOS 輸出，2.4 GHz VCO |
| 次要屬性： | I²C & SPI 接口 |
| 已供物品： | 板 |
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AD9522-1
Rev. 0 | Page 68 of 84
Reg.
Addr
(Hex) Bit(s) Name
Description
016
[3]
B counter
bypass
B counter bypass. This is only valid when operating the prescaler in FD mode.
[3] = 0; normal (default).
[3] = 1; B counter is set to divide-by-1. This allows the prescaler setting to determine the divide for
the N divider.
016
[2:0]
Prescaler P
Prescaler: DM = dual modulus and FD = fixed divide. The Prescaler P is part of the feedback divider.
[2]
[1]
[0]
Mode
Prescaler
0
FD
Divide-by-1.
0
1
FD
Divide-by-2.
0
1
0
DM
Divide-by-2 and divide-by-3 when A ≠ 0; divide-by-2 when A = 0.
0
1
DM
Divide-by-4 and divide-by-5 when A ≠ 0; divide-by-4 when A = 0.
1
0
DM
Divide-by-8 and divide-by-9 when A ≠ 0; divide-by-8 when A = 0.
1
0
1
DM
Divide-by-16 and divide-by-17 when A ≠ 0; divide-by-16 when A = 0.
1
0
DM
Divide-by-32 and divide-by-33 when A ≠ 0; divide-by-32 when A = 0 (default).
1
FD
Divide-by-3.
017
[7:2]
STATUS
pin control
Selects the signal that appears at the STATUS pin. 0x01D[7] must be 0 to reprogram the STATUS pin.
[7]
[6]
[5]
[4]
[3]
[2]
Level or
Dynamic
Signal
Signal at STATUS Pin
0
LVL
Ground, dc (default).
0
1
DYN
N divider output (after the delay).
0
1
0
DYN
R divider output (after the delay).
0
1
DYN
A divider output.
0
1
0
DYN
Prescaler output.
0
1
0
1
DYN
PFD up pulse.
0
1
0
DYN
PFD down pulse.
0
X
LVL
Ground (dc); for all other cases of 0XXXXX not specified.
The selections that follow are the same as for REFMON.
1
0
LVL
Ground (dc).
1
0
1
DYN
REF1 clock (differential reference when in differential mode).
1
0
1
0
DYN
REF2 clock (not available in differential mode).
1
0
1
DYN
Selected reference to PLL (differential reference when in
differential mode).
1
0
1
0
DYN
Unselected reference to PLL (not available in differential
mode).
1
0
1
0
1
LVL
Status of selected reference (status of differential reference);
active high.
1
0
1
0
LVL
Status of unselected reference (not available in differential
mode); active high.
1
0
1
LVL
Status of REF1 frequency (active high).
1
0
1
0
LVL
Status of REF2 frequency (active high).
1
0
1
0
1
LVL
(Status of REF1 frequency) AND (status of REF2 frequency).
1
0
1
0
1
0
LVL
(DLD) AND (status of selected reference) AND (status of VCO).
1
0
1
0
1
LVL
Status of VCO frequency (active high).
1
0
1
0
LVL
Selected reference (low = REF1, high = REF2).
1
0
1
0
1
LVL
DLD; active high.
1
0
1
0
LVL
Holdover active (active high).
1
0
1
LVL
LD pin comparator output (active high).
1
0
LVL
VS (PLL power supply).
1
0
1
DYN
REF1 clock (differential reference when in differential mode).
1
0
1
0
DYN
REF2 clock (not available in differential mode).
1
0
1
DYN
Selected reference to PLL (differential reference when in
differential mode).
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PDF描述 |
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