參數(shù)資料
型號： XC3SD1800A-4CSG484LI
廠商： Xilinx Inc
文件頁數(shù)： 39/101頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3 DSP 484CSGBGA
標準包裝： 84
系列： Spartan®-3A DSP
LAB/CLB數(shù)： 4160
邏輯元件/單元數(shù)： 37440
RAM 位總計： 1548288
輸入/輸出數(shù)： 309
門數(shù)： 1800000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-FBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 484-CSPBGA
Spartan-3A DSP FPGA Family: DC and Switching Characteristics
DS610 (v3.0) October 4, 2010
Product Specification
42
DSP48A Timing
To reference the DSP48A block diagram, see UG431: XtremeDSP DSP48A for Spartan-3A DSP FPGA User Guide.
Table 34: Setup Times for the DSP48A
Symbol
Description
Pre-adder
Multiplier
Post-adder
Speed Grade
Units
-5
-4
Min
Setup Times of Data/Control Pins to the Input Register Clock
TDSPDCK_AA
A input to A register CLK
–
0.04
ns
TDSPDCK_DB
D input to B register CLK
Yes
–
1.64
1.88
ns
TDSPDCK_CC
C input to C register CLK
–
0.05
ns
TDSPDCK_DD
D input to D register CLK
–
0.04
ns
TDSPDCK_OPB
OPMODE input to B register CLK
Yes
–
0.37
0.42
ns
TDSPDCK_OPOP
OPMODE input to OPMODE register CLK
–
0.06
ns
Setup Times of Data Pins to the Pipeline Register Clock
TDSPDCK_AM
A input to M register CLK
–Yes
–
3.30
3.79
ns
TDSPDCK_BM
B input to M register CLK
Yes
–
4.33
4.97
ns
No
Yes
–
3.30
3.79
ns
TDSPDCK_DM
D input to M register CLK
Yes
–
4.41
5.06
ns
TDSPDCK_OPM
OPMODE to M register CLK
Yes
–
4.72
5.42
ns
Setup Times of Data/Control Pins to the Output Register Clock
TDSPDCK_AP
A input to P register CLK
–
Yes
4.78
5.49
ns
TDSPDCK_BP
B input to P register CLK
Yes
5.87
6.74
ns
No
Yes
4.77
5.48
ns
TDSPDCK_DP
D input to P register CLK
Yes
5.95
6.83
ns
TDSPDCK_CP
C input to P register CLK
–
Yes
1.90
2.18
ns
TDSPDCK_OPP
OPMODE input to P register CLK
Yes
6.25
7.18
ns
Notes:
1.
"Yes" means that the component is in the path. "No" means that the component is being bypassed. “–“ means that no path exists, so it is not
applicable.
2.
The numbers in this table are based on the operating conditions set forth in Table 7.
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PDF描述
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