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參數(shù)資料
| 型號： | XC3S1000-4VQ100C |
| 廠商： | XILINX INC |
| 元件分類： | FPGA |
| 英文描述： | Spartan-3 FPGA Family: Complete Data Sheet |
| 中文描述： | FPGA, 192 CLBS, 50000 GATES, PQFP100 |
| 封裝： | VQFP-100 |
| 文件頁數(shù)： | 85/198頁 |
| 文件大?。?/td> | 1605K |
| 代理商： | XC3S1000-4VQ100C |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁當前第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁
Spartan-3 FPGA Family: DC and Switching Characteristics
38
www.xilinx.com
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
R
Figure 8:
JTAG Waveforms
TCK
(Input)
T
TMSTCK
TMS
(Input)
TDI
(Input)
TDO
(Output)
T
TCKTMS
T
TCKTDI
T
TCKTDO
T
TDITCK
DS099_06_040703
T
CCH
T
CCL
1/F
TCK
Table 37:
Timing for the JTAG Test Access Port
Symbol
Description
All Speed Grades
Units
Min
Max
Clock-to-Output Times
T
TCKTDO
The time from the falling transition on the TCK pin
to data appearing at the TDO pin
1.0
11.0
ns
Setup Times
T
TDITCK
The time from the setup of data at the TDI pin to
the rising transition at the TCK pin
7.0
-
ns
T
TMSTCK
The time from the setup of a logic level at the TMS
pin to the rising transition at the TCK pin
7.0
-
ns
Hold Times
T
TCKTDI
The time from the rising transition at the TCK pin
to the point when data is last held at the TDI pin
0
-
ns
T
TCKTMS
The time from the rising transition at the TCK pin
to the point when a logic level is last held at the
TMS pin
0
-
ns
Clock Timing
T
CCH
T
CCL
F
TCK
The High pulse width at the TCK pin
5
-
ns
The Low pulse width at the TCK pin
5
-
ns
Frequency of the TCK signal
-
33
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in
Table 5
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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