參數(shù)資料
型號(hào)： XC3S1000-4VQ100C
廠商： XILINX INC
元件分類： FPGA
英文描述： Spartan-3 FPGA Family: Complete Data Sheet
中文描述： FPGA, 192 CLBS, 50000 GATES, PQFP100
封裝： VQFP-100
文件頁(yè)數(shù)： 53/198頁(yè)
文件大?。?/td> 1605K
代理商： XC3S1000-4VQ100C
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Spartan-3 FPGA Family: DC and Switching Characteristics
6
www.xilinx.com
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
R
Table 8:
Recommended Operating Conditions for User I/Os Using Single-Ended Standards
Signal Standard
V
CCO
V
REF
V
IL
V
IH
Min (V)
Nom (V)
Max (V)
Min (V)
Nom (V)
Max (V)
Max (V)
Min (V)
GTL
(3)
-
-
-
0.74
0.8
0.86
V
REF
- 0.05
V
REF
+ 0.05
GTL_DCI
-
1.5
-
0.74
0.8
0.86
V
REF
- 0.05
V
REF
+ 0.05
GTLP
(3)
-
-
-
0.88
1
1.12
V
REF
- 0.1
V
REF
+ 0.1
GTLP_DCI
-
1.5
-
0.88
1
1.12
V
REF
- 0.1
V
REF
+ 0.1
HSLVDCI_15
1.4
1.5
1.6
-
0.75
-
V
REF
- 0.1
V
REF
+ 0.1
HSLVDCI_18
1.7
1.8
1.9
-
0.9
-
V
REF
- 0.1
V
REF
+ 0.1
HSLVDCI_25
2.3
2.5
2.7
-
1.25
-
V
REF
- 0.1
V
REF
+ 0.1
HSLVDCI_33
3.0
3.3
3.45
-
1.65
-
V
REF
- 0.1
V
REF
+ 0.1
HSTL_I, HSTL_I_DCI
1.4
1.5
1.6
0.68
0.75
0.9
V
REF
- 0.1
V
REF
+ 0.1
HSTL_III, HSTL_III_DCI
1.4
1.5
1.6
-
0.9
-
V
REF
- 0.1
V
REF
+ 0.1
HSTL_I_18,
HSTL_I_DCI_18
1.7
1.8
1.9
0.8
0.9
1.1
V
REF
- 0.1
V
REF
+ 0.1
HSTL_II_18,
HSTL_II_DCI_18
1.7
1.8
1.9
-
0.9
-
V
REF
- 0.1
V
REF
+ 0.1
HSTL_III_18,
HSTL_III_DCI_18
1.7
1.8
1.9
-
1.1
-
V
REF
- 0.1
V
REF
+ 0.1
LVCMOS12
(4)
1.14
1.2
1.3
-
-
-
0.20V
CCO
0.58V
CCO
LVCMOS15, LVDCI_15,
LVDCI_DV2_15
(4)
1.4
1.5
1.6
-
-
-
0.20V
CCO
0.70V
CCO
LVCMOS18, LVDCI_18,
LVDCI_DV2_18
(4)
1.7
1.8
1.9
-
-
-
0.20V
CCO
0.70V
CCO
LVCMOS25
(4,5)
,
LVDCI_25,
LVDCI_DV2_25
(4)
2.3
2.5
2.7
-
-
-
0.7
1.7
LVCMOS33, LVDCI_33,
LVDCI_DV2_33
(4)
3.0
3.3
3.45
-
-
-
0.8
2.0
LVTTL
3.0
3.3
3.45
-
-
-
0.8
2.0
PCI33_3
(7)
-
3.0
-
-
-
-
0.30V
CCO
0.50V
CCO
SSTL18_I,
SSTL18_I_DCI
1.65
1.8
1.95
0.825
0.9
0.975
V
REF
- 0.125
V
REF
+ 0.125
SSTL2_I, SSTL2_I_DCI
2.3
2.5
2.7
1.15
1.25
1.35
V
REF
- 0.15
V
REF
+ 0.15
SSTL2_II,
SSTL2_II_DCI
2.3
2.5
2.7
1.15
1.25
1.35
V
REF
- 0.15
V
REF
+ 0.15
Notes:
1.
Descriptions of the symbols used in this table are as follows:
V
CCO
-- the supply voltage for output drivers as well as LVCMOS, LVTTL, and PCI inputs
V
REF
-- the reference voltage for setting the input switching threshold
V
IL
V
-- the input voltage that indicates a High logic level
For device operation, the maximum signal voltage (V
max) may be as high as V
max. See
Table 1
.
Because the GTL and GTLP standards employ open-drain output buffers, V
lines do not supply current to the I/O circuit, rather this current is
provided using an external pull-up resistor connected from the I/O pin to a termination voltage (V
TT
). Nevertheless, the voltage applied to the
associated V
lines must always be at or above V
and I/O pad voltages.
There is approximately 100 mV of hysteresis on inputs using any LVCMOS standard.
All Dedicated pins (M0-M2, CCLK, PROG_B, DONE, HSWAP_EN, TCK, TDI, TDO, and TMS) use the LVCMOS25 standard and draw power from the
V
rail (2.5V). The Dual-Purpose configuration pins (DIN/D0, D1-D7, CS_B, RDWR_B, BUSY/DOUT, and INIT_B) use the LVCMOS25 standard
before the User mode. For these pins, apply 2.5V to the V
Bank 4 and V
Bank 5 rails at power-on as well as throughout configuration. For
information concerning the use of 3.3V signals, see the
3.3V-Tolerant Configuration Interface
section in Module 2:
Functional
Description
.
The Global Clock Inputs (GCLK0-GCLK7) are Dual-Purpose pins to which any signal standard may be assigned.
For more information, see "Virtex-II Pro and Spartan-3 3.3V PCI Reference Design" (
XAPP653
).
2.
3.
4.
5.
6.
7.
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