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參數(shù)資料
| 型號(hào)： | XC3S1000-4VQ100C |
| 廠商： | XILINX INC |
| 元件分類(lèi)： | FPGA |
| 英文描述： | Spartan-3 FPGA Family: Complete Data Sheet |
| 中文描述： | FPGA, 192 CLBS, 50000 GATES, PQFP100 |
| 封裝： | VQFP-100 |
| 文件頁(yè)數(shù)： | 68/198頁(yè) |
| 文件大?。?/td> | 1605K |
| 代理商： | XC3S1000-4VQ100C |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
39
www.xilinx.com
21
R
Timing Measurement Methodology
When measuring timing parameters at the programmable
I/Os, different signal standards call for different test condi-
tions.
Table 21
presents the conditions to use for each stan-
dard.
The method for measuring Input timing is as follows: A sig-
nal that swings between a Low logic level of V
L
and a High
logic level of V
H
is applied to the Input under test. Some
standards also require the application of a bias voltage to
the V
REF
pins of a given bank to properly set the
input-switching threshold. The measurement point of the
Input signal (V
M
) is commonly located halfway between V
L
and V
H
.
The Output test setup is shown in
Figure 4
. A termination
voltage V
T
is applied to the termination resistor R
T
, the other
end of which is connected to the Output. For each standard,
R
T
and V
T
generally take on the standard values recom-
mended for minimizing signal reflections. If the standard
does not ordinarily use terminations (e.g., LVCMOS,
LVTTL), then R
T
is set to 1M
to indicate an open connec-
tion, and V
T
is set to zero. The same measurement point
(V
M
) that was used at the Input is also used at the Output.
Figure 4:
Output Test Setup
FPGA Output
V
T
(V
REF
)
R
T
(R
REF
)
V
M
(V
MEAS
)
C
L
(C
REF
)
ds099-3_07_012004
Notes:
1.
The names shown in parentheses are
used in the IBIS file.
Table 21:
Test Methods for Timing Measurement at I/Os
Signal Standard
Single-Ended
GTL
GTL_DCI
GTLP
GTLP_DCI
HSLVDCI_15
HSLVDCI_18
HSLVDCI_25
HSLVDCI_33
HSTL_I
HSTL_I_DCI
HSTL_III
HSTL_III_DCI
HSTL_I_18
HSTL_I_DCI_18
HSTL_II_18
HSTL_II_DCI_18
HSTL_III_18
HSTL_III_DCI_18
LVCMOS12
Inputs
V
L
(V)
Outputs
Inputs and
Outputs
V
M
(V)
V
REF
(V)
V
H
(V)
R
T
(
)
V
T
(V)
0.8
V
REF
- 0.2
V
REF
+ 0.2
25
50
25
50
1M
1.2
1.2
1.5
1.5
0
V
REF
1.0
V
REF
- 0.2
V
REF
+ 0.2
V
REF
0.9
V
REF
- 0.5
V
REF
+ 0.5
0.75
0.90
1.25
1.65
V
REF
0.75
V
REF
- 0.5
V
REF
+ 0.5
50
50
50
50
50
50
25
50
50
50
1M
0.75
0.75
1.5
1.5
0.9
0.9
0.9
0.9
1.8
1.8
0
0.90
V
REF
- 0.5
V
REF
+ 0.5
V
REF
0.90
V
REF
- 0.5
V
REF
+ 0.5
V
REF
0.90
V
REF
- 0.5
V
REF
+ 0.5
V
REF
1.1
V
REF
- 0.5
V
REF
+ 0.5
V
REF
-
0
1.2
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