參數(shù)資料
型號(hào)： V54C316162VB
廠商： Mosel Vitelic, Corp.
英文描述： High Performance 3.3 Volt 1M X 16 Synchronous DRAM(3.3V高性能1Mx16同步動(dòng)態(tài)RAM)
中文描述： 高性能3.3伏100萬(wàn)× 16同步DRAM（3.3V的高性能1Mx16同步動(dòng)態(tài)RAM）的
文件頁(yè)數(shù)： 12/61頁(yè)
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代理商： V54C316162VB
12
V54C316162VB Rev. 1.0 July 1998
MOSEL V ITELIC
V54C316162VB
Clock Frequency and Latency
#
Symbol
Parameter
-8
-10
-12
Unit
1
t
CK
Clock Frequency
max.
125
83
100
66
83
66
MHz
2
t
AA
CAS Latency
min.
3
2
3
2
3
3
CLK
3
t
CK
Clock Cycle Time
min.
8
12
10
15
12
15
ns
4
t
RCD
Row to Column Delay
min.
3
2
3
2
3
2
CLK
5
t
RL
RAS Latency
min.
6
4
6
4
6
5
CLK
6
t
RAS
Row Active Time
min.
5
3
5
3
5
4
CLK
7
max.
120
120
120
120
120
120
m
s
8
t
RP
Row Precharge Time
min.
3
2
3
2
3
3
CLK
9
t
RC
Row Cycle time
min.
8
5
8
5
8
7
CLK
10
t
DPL
Last Data-In to Precharge
(Write Recovery)
min.
2
1
2
1
2
2
CLK
11
t
DPL
+
t
RP
Last Data-In to Active / Refresh
min.
5
3
5
3
5
5
CLK
12
t
RRD
Bank to Bank Delay Time
min.
2
2
2
2
2
2
CLK
13
t
CCD
CAS to CAS delay time
min.
1
1
1
1
1
1
CLK
14
t
WL
Write Latency
fixed
0
0
0
0
0
0
CLK
15
t
DQW
DQM Write Mask Latency
fixed
0
0
0
0
0
0
CLK
16
t
DQZ
DQM Data Disable Latency
fixed
2
2
2
2
2
2
CLK
17
t
CSL
Clock Suspend Latency
fixed
1
1
1
1
1
1
CLK
相關(guān)PDF資料
PDF描述
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