參數(shù)資料
型號(hào)： TSB42AA4I
廠商： Texas Instruments, Inc.
英文描述： IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER
中文描述： 1394消費(fèi)電子產(chǎn)品鏈路層控制器
文件頁(yè)數(shù)： 90/183頁(yè)
文件大小： 798K
代理商： TSB42AA4I
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525
The user should not enable the insert packet control token on receive.
Either the host or HSDI can access the data buffer. The host can access the data
buffer through the DB(N)ACC0 register for the associated buffer.
5.5.5
DV Transmit
For DV transmit, ceLynx can be configured to include any of the four 1394 DV headers. The
TXDP(N)CFG.HIM control bit automatically inserts the necessary headers as specified by
DB(N)CFG0.STREAMTYPE. ceLynx automatically inserts the H0 DIF block header if the
TXDP(N)CFG.H0IM bit is selected.
Table 522. DV TX Headers
DV TRANSMIT
PACKET HEADERS
REGISTERS USED TO
INSERT HEADERS
DEFAULT VALUES
FOR DV TX
ISO HEADER
TXDP(N)H0
0008 40A0
CIP0
TXDP(N)H1
0078 0000
CIP1
TXDP(N)H2
8000 FFFF
DV_H0
TXDP(N)H3
0000 0000
DV_H1
TXDP(N)H4
0000 0000
NOTE:
The application must supply quadlet-aligned data in DV transmit mode. No padding
bits is added.
The host can access the data buffer through the DB(N)ACC0 and DB(N)ACC1
registers for the associated buffer. The host should write all transmit quadlets
except the last to the DB(N)ACC0 register. The host should write the last transmit
quadlet to the DB(N)ACC1 register.
5.6
PHY Configuration Packet
The format of the PHY configuration packet is shown in Figure 527 and is described in Table 526. The
PHY configuration packet transmit contains two quadlets, which are loaded into the selected data buffer.
The default data buffer for asynchronous transmit is buffer 4 and is accessed by the microprocessor. The
first quadlet is written to the DB(N)ACC0 register for the appropriate data buffer. The last quadlet is written
to the DB(N)ACC1 register for the appropriate data buffer. The 0x00E0 in the first quadlet tells ceLynx that
this quadlet is the PHY configuration packet. The 0xE is then replaced with 0x0 before the packet is
transmitted to the PHY interface.
ROOT_ID
30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9
8
7
6
5
4
3
2
1
0
31
0 0
1
GAP_CNT
logical inverse of first 16 bits of first quadlet
T
R
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
1
1
1
1
1
1 1
1
1
1
1
1
1
1 1 1
Figure 525. PHY Configuration Packet Format
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PDF描述
TSB42AA4PDT IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER
TSB42AA4PGE IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER
TSB42AA9I STORAGELYNX 1394 LINK-LAYER CONTROLLER FOR ATA/ATAPI STORAGE PRODUCTS
TSB42AA9IPZT STORAGELYNX 1394 LINK-LAYER CONTROLLER FOR ATA/ATAPI STORAGE PRODUCTS
TSB42AB4I IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER
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參數(shù)描述
TSB42AA4IPDT 制造商:TI 制造商全稱:Texas Instruments 功能描述:IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER
TSB42AA4PDT 功能描述:1394 接口集成電路 1394 Link Layer Cntrlr RoHS:否 制造商:Texas Instruments 類型:Link Layer Controller 工作電源電壓: 封裝 / 箱體:LQFP 封裝:Tray
TSB42AA4PDTG4 功能描述:1394 接口集成電路 Link Layer Cntrlr RoHS:否 制造商:Texas Instruments 類型:Link Layer Controller 工作電源電壓: 封裝 / 箱體:LQFP 封裝:Tray
TSB42AA4PDTR 制造商:Texas Instruments 功能描述:
TSB42AA4PGE 制造商:TI 制造商全稱:Texas Instruments 功能描述:IEEE 1394 A CONSUMER ELECTRONICS LINK LAYER CONTROLLER
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