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參數(shù)資料
| 型號： | TMX320DM6443ZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)片上 |
| 文件頁數(shù)： | 31/221頁 |
| 文件大小： | 1582K |
| 代理商： | TMX320DM6443ZWT |
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www.ti.com
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
Table 2-9. EMIFA Terminal Functions (continued)
SIGNAL
NAME
EM_A[13]/
GPIO18
EM_A[12]/
GPIO19
EM_A[11]/
GPIO20
EM_A[10]/
GPIO21
EM_A[9]/
GPIO22
EM_A[8]/
GPIO23
EM_A[7]/
GPIO24
EM_A[6]/
GPIO25
EM_A[5]/
GPIO26
EM_A[4]/
GPIO27
EM_A[3]/
GPIO28
EM_A[2]/
(CLE)/
HCNTL0
EM_A[1]/
(ALE)/
HHWIL
TYPE
(1)
OTHER
(2)(3)
DESCRIPTION
NO.
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 13 output EM_A[13].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 12 output EM_A[12].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 11 output EM_A[11].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 10 output EM_A[10].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 9 output EM_A[9].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 8 output EM_A[8].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 7 output EM_A[7].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 6 output EM_A[6].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 5 output EM_A[5].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 4 output EM_A[4].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA, it is address bit 3 output EM_A[3].
N4
I/O/Z
DV
DD18
R1
I/O/Z
DV
DD18
P2
I/O/Z
DV
DD18
P1
I/O/Z
DV
DD18
M4
I/O/Z
DV
DD18
N3
I/O/Z
DV
DD18
N2
I/O/Z
DV
DD18
N1
I/O/Z
DV
DD18
K3
I/O/Z
DV
DD18
K4
I/O/Z
DV
DD18
K2
I/O/Z
DV
DD18
This pin is multiplexed between EMIFA and HPI.
For EMIFA, this pin is the EM_A[2] address line.
J1
I/O/Z
DV
DD18
J2
I/O/Z
DV
DD18
This pin is multiplexed between EMIFA (NAND/SmartMedia.xD) and HPI.
This pin is multiplexed between EMIFA, ATA/CF, HPI, and GPIO.
For EMIFA, this is Address output EM_A[0], which is the least significant bit on a
32-bit word address.
When connected to a 16-bit asynchronous memory, this pin is the 2nd bit of the
address.
For an 8-bit asynchronous memory, this pin is the 3rd bit of the address.
EM_A[0]/
DA2/
HCNTL1/
GPIO53
J4
I/O/Z
DV
DD18
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Device Overview
31
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PDF描述 |
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