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參數(shù)資料
| 型號(hào)： | TMX320DM6443ZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)片上 |
| 文件頁數(shù)： | 106/221頁 |
| 文件大小： | 1582K |
| 代理商： | TMX320DM6443ZWT |
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www.ti.com
6.6.2
Clock PLL Considerations with External Clock Sources
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
Table 6-13. PLLC1 Clock Frequency Ranges
CLOCK SIGNAL NAME
MIN
20
400
MAX
30
600
600
UNIT
MHz
MHz
MHz
MXI/CLKIN
(1)
PLLOUT
SYSCLK1 (CLKDIV1 Domain)
At 1.2-V CV
DD
(1)
MXI/CLKIN input clock is used for both PLL Controllers (PLLC1 and PLLC2).
Table 6-14. PLLC2 Clock Frequency Ranges
CLOCK SIGNAL NAME
MIN
20
400
MAX
30
900
UNIT
MHz
MHz
MXI/CLKIN
(1)
PLLOUT
At 1.2-V CV
DD
(1)
MXI/CLKIN input clock is used for both PLL Controllers (PLLC1 and PLLC2).
Both PLL1 and PLL2 have stabilization, lock, and reset timing requirements that
must
be followed.
The PLL stabilization time is the amount of time that
must
be allotted for the internal PLL regulators to
become stable after the PLL is powered up (after PLLCTL.PLLPWRDN bit goes through a 1-to-0
transition). The PLL should
not
be operated until this stabilization time has expired. This stabilization step
must
be applied after these resets—a Power-on Reset, a Warm Reset, or a Max Reset, as the
PLLCTL.PLLPWRDN bit resets to a "1". For the PLL stabliziation time value, see
Table 6-15
.
The PLL reset time is the amount of wait time needed for the PLL to properly reset (writing PLLRST = 0)
before bringing the PLL out of reset (writing PLLRST = 1). For the PLL reset time value, see
Table 6-15
.
The PLL lock time is the amount of time needed from when the PLL is taken out of reset (PLLRST = 1
with PLLEN = 0) to when to when the PLL controller can be switched to PLL mode (PLLEN = 1). For the
PLL lock time value, see
Table 6-15
.
Table 6-15. PLL1 and PLL2 Stabilization, Lock, and Reset Times
PLL STABILIZATION/LOCK/RESET TIME
PLL Stabilization Time
PLL Lock Time
PLL Reset Time
MIN
150
TYP
MAX
UNIT
μ
s
ns
ns
2000C
(1)
128C
(1)
(1)
C = CLKIN cycle time in ns. For example, when MXI/CLKIN frequency is 27 MHz, use C = 37.037 ns.
For details on the PLL initialization software sequence, see the
TMS320DM6443 DMSoC ARM Subsystem
Reference Guide
(literature number
SPRUE14
).
If the internal oscillator is bypassed, to minimize the clock jitter a single clean power supply should power
both the DM6443 device and the external clock oscillator circuit. The minimum CLKIN rise and fall times
should also be observed. For the input clock timing requirements, see
Section 6.6.3
,
Clock PLL Electrical
Data/Timing (Input and Output Clocks)
.
Rise/fall times, duty cycles (high/low pulse durations), and the load capacitance of the external clock
source must meet the device requirements in this data manual (see
Section 5.3
,
Electrical Characteristics
Over Recommended Ranges of Supply Voltage and Operating Case Temperature
and
Section 6.6.3
,
Clock PLL Electrical Data/Timing (Input and Output Clocks)
.
Peripheral and Electrical Specifications
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