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List of Illustrations
Figure
1–1
1–2
Title
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1–4
Functional Block Diagram
Terminal Assignments
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DOTCLK/VCLK/SCLK Relationship
SCLK/VCLK Control Timing (SSRT Disabled, SCLK Frequency = VCLK Frequency)
SCLK/VCLK Control Timing (SSRT Enabled, SCLK Frequency = VCLK Frequency)
SCLK/VCLK Control Timing
(SSRT Disabled, SCLK Frequency = 4
×
VCLK Frequency)
SCLK/VCLK Control Timing
(SSRT Enabled, SCLK Frequency = 4
×
VCLK Frequency)
Equivalent Circuit of the IOG Current Output
7.5-IRE, 8-Bit Composite Video Output
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0-IRE, 8-Bit Composite Video Output
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Relationship Between SFLAG/NFLAG, BLANK, and SCLK
2–10 SFLAG/NFLAG Timing in Special Nibble Mode
2–11 Test Register Control Word State Diagrams
2–12 Internal Comparator Circuitry for Analog Test
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MPU Interface Timing
Video Input/Output
SFLAG/NFLAG Timing
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List of Tables
Table
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2–10 General Control Register Bit Functions
2–11 Test Mode Selection
2–12 Test Register Bit Definitions for Analog Test
2–13 D<7:4> Bit Coding for Analog Comparisons
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Internal Register Map
Allocation of Palette Page Register Bits
Input Clock Selection Register Format
Output Clock Selection Register Format
VCLK/SCLK Divide Ratio Selection
Mode and Bus Width Selection
True Color Mode
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True Color Bit Definitions
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Pixel Data Distribution in Special Nibble Mode
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