- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄381122 > STR912FAW32H6T (意法半導(dǎo)體) ARM966E-S⑩ 16/32-Bit Flash MCU with Ethernet, USB, CAN, AC motor control, 4 timers, ADC, RTC, DMA PDF資料下載
參數(shù)資料
| 型號(hào)： | STR912FAW32H6T |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | ARM966E-S⑩ 16/32-Bit Flash MCU with Ethernet, USB, CAN, AC motor control, 4 timers, ADC, RTC, DMA |
| 中文描述： | ARM966E -虜⑩16/32位閃存微控制器與以太網(wǎng)，USB，加拿大，交流電機(jī)控制，4個(gè)定時(shí)器，模數(shù)轉(zhuǎn)換器，RTC和DMA的 |
| 文件頁數(shù)： | 62/99頁 |
| 文件大?。?/td> | 979K |
| 代理商： | STR912FAW32H6T |
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Electrical characteristics
STR91xFAx32 STR91xFAx42 STR91xFAx44
62/99
7.5.1
LVD delay timing
Case 1:
When V
DDQ
reaches the V
DDQ_LVD+
threshold
after
the first ~10 ms delay
(introduced by the VDD rising edge), a new ~10 ms delay starts before the release of
RESET_OUTn. See
Figure 12.
Figure 12.
LVD reset delay case 1
Case 2:
When V
DDQ
reaches the V
DDQ_LVD+
threshold
before
the first ~10 ms delay
(introduced by the VDD rising edge), RESET_OUTn will be released immediately at the end
of the delay. No new delay is introduced in this case. See
Figure 13.
Figure 13.
LVD reset delay case 2
Case 3:
When V
DD
reaches the V
DD_LVD+
threshold
after
the V
DDQ
rising edge,
RESET_OUTn will be released at the end of a ~10 ms delay. See
Figure 14
Figure 14.
LVD reset delay case 3
V
DD_LVD+
V
DDQ_LVD+
~10 ms delay
~10 ms delay
V
DDQ
(red)
RESET_OUTn (blue)
V
DD
(green)
V
DD_LVD+
V
DDQ_LVD+
~10 ms delay
V
DDQ
(red)
RESET_OUTn (blue)
V
DD
(green)
V
DD_LVD+
V
DDQ_LVD+
~10 ms delay
V
DDQ
(red)
RESET_OUTn (blue)
V
DD
(green)
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PDF描述 |
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