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參數(shù)資料
| 型號： | STE2004SDIE2 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 102 x 65 single-chip LCD controller/driver |
| 中文描述： | 102 × 65的單芯片LCD控制器/驅(qū)動器 |
| 文件頁數(shù)： | 69/79頁 |
| 文件大?。?/td> | 1123K |
| 代理商： | STE2004SDIE2 |
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STE2004S
Electrical characteristics
69/79
Serial interface (
Figure 75
)
F
SCLK
Clock frequency
V
DD1
= 1.7V;
8
MHz
T
CYC
Clock cycle SCLK
125
ns
T
PWH1
SCLK pulse width HIGH
60
ns
T
PWL1
SCLK pulse width LOW
60
ns
T
S2
CS setup time
V
DD1
= 1.7V
40
ns
T
H2
CS hold time
V
DD1
= 1.7V
50
ns
T
PWH2
CS minimum high time
V
DD1
= 1.7V
50
ns
T
S3
SD/C setup time
30
ns
T
H3
SD/C hold time
30
ns
T
S4
SDIN setup time
30
ns
T
H4
SDIN hold time
40
ns
T
S5
SDOUT access time
30
ns
T
H5
SDOUT disable time vs.
SCLK
0
20
ns
T
H6
SDOUT disable time vs.
CS
0
20
ns
1.
2.
For bus line loads Cb between 100 and 400pF the timing parameters must be linearly interpolated
3.
Trise and Tfall (30%-70%) -10ns
4.
C
VLCD
is the filtering capacitor on VLCD
All timing values are valid within the operating supply voltage and ambient temperature ranges and referenced to V
IL
and
V
IH
with an input voltage swing of V
SS
to V
DD
Cb is the capacitive load for each bus line.
5.
6.
Table 28. AC operation
Symbol
Parameter
Test condition
Min.
Typ.
Max.
Unit
F
frame
f
960
---------
=
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PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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