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參數(shù)資料
| 型號： | STE2004SDIE2 |
| 廠商： | 意法半導體 |
| 英文描述： | 102 x 65 single-chip LCD controller/driver |
| 中文描述： | 102 × 65的單芯片LCD控制器/驅(qū)動器 |
| 文件頁數(shù)： | 50/79頁 |
| 文件大?。?/td> | 1123K |
| 代理商： | STE2004SDIE2 |
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Instruction set
STE2004S
50/79
Table 21. Partial display configuration
Table 22. N-Line inversion
5.1
Reset (RES)
At power-on, all internal registers are configured with the default value. The RAM content is
not defined. A reset pulse on the RES pad (active low) re-initializes the internal registers
content see
Table 10.
All on-going communication with the host controller is interrupted if a
reset pulse is applied. After the power-on, the software reset instruction can be used to re-
load the reset configuration into the internal registers.
The default configuration is:
A memory blank instruction can be used to clear the DDRAM content.
PD2
PD1
PD0
Section 1
Section 2
0
0
0
0
8 + Icon row
0
0
1
8
0 + Icon row
0
1
0
8
8 + Icon row
0
1
1
0
16 + Icon row
000
1
0
0
16
0 + Icon row
1
0
1
8
16 + Icon row
1
1
0
16
8 + Icon row
1
1
1
16
16 + Icon row
NW3
NW2
NW1
NW0
Description
Reset state
0
0
0
0
0-Line inversion
(Frame inversion)
0
0
0
1
2-Line inversion
0
0
1
0
3-Line inversion
0
0
1
1
4-Line inversion
0000
:
:
:
:
:
1
1
1
0
15-Line inversion
1
1
1
1
16-Line inversion
– Horizontal addressing (V = 0)
– Multiplexing ratio (M[1:0]=0 - MUX 65)
– Normal instruction set (H[1:0] = 0)
– Frame rate (FR[1:0]=”75Hz”)
– Normal display (MX = MY = 0)
– Power down (PD = 1)
– Display blank (E = D = 0)
– Dual partial display disabled (PE=0)
– Address counter X[6: 0] = 0 and Y[4: 0] = 0
– V
OP
=0
– Temperature coefficient (TC[1: 0] = 0)
– Y-CARRIAGE=8
– Bias system (BS[2: 0] = 0)
– X-CARRIAGE=101
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